分频器设计实验报告

任务及要求 ： 二阶二分频器，分频点为3000㎐，输入信号频率为20~20000㎐，负载电阻取8.2Ω，在频点与负载并联的感抗或容抗应不小于负载阻抗的5倍。

实施要求 ： 先根据任务构建电路，然后利用仿真软件利用有效的方法确定元件参数

报告格式 ： 1.项目符号采用阿拉伯数字，分别按目的、原理、步骤、结果，以及后附本实习的体会。

2.字体、字号、行距及页面设置均应与所给模板一致。

成绩平定 ： 本实习成绩将由报告成绩和平时成绩按一定比例综合而定。

成绩

评阅教师意见

2011年7月20日

二阶二分频器的设计

要求：分频点为界，将频率为20―20000ZH信号分为两段；负载电阻取8.2Ω，在频点与负载并联的电抗抗应不小于负载阻抗的5倍。

1 目的

1、学习multisim软件

2、对不同频率的分频的方法

2 原理

按设计要求，应将20―20000㎐信号分为20―3000㎐、3000―20000㎐两个频段，则需要截止频率都为3000㎐的一个高通滤波器和一个低通滤波器。根据二阶滤波器的基本结构，题目要求的二分频器的结构如右图所示。高通滤波器将信号中的高频段信号传送给高频段负载，低通滤波器将低频段信号送给低频段负载。根据题目要求，首先确定L1、C2的参数，然后，在A、B两端加入定幅变频信号，依负载端测得的幅频特性，调整C1、L2的参数，使其满足题目要求的分频特性。

3 步骤

（1） 建立电路

HR1CA1LB2C2LLR

（2） 分析调整参数 V1RHL1C1RLC2L2 1、在电路图中RH=8.2Ω,RL=8.2Ω由负载并联的电抗抗应不小于负载阻抗的5倍，算得 L1=2.175mh,C2=1.28uF。

2、在Multisim软件里：利用仿真—分析—交流小信号分析，并将频率参数中的开始频率设为20 Hz终止频率设为20KHz。输出里的分析变量设为V(RH)和V(RL)，点击仿真，观察仿真图形，记下两条线的交点对应的横坐标频率。

《EDA与数字系统设计》实验报告

2011～2012学年 第 一 学期 2009级 电子信息科学与技术 专业

班级： 学号： 姓名：

第 - 1 - 页 共 2 页 实验三 数控分频器设计

【实验目的】

1． 设计实现一个根据不同的输入，将时钟信号进行分频

2． 掌握分频计数器类型模块的Verilog描述方法；

3． 学习设计仿真工具的使用方法；

4． 学习层次化设计方法；

【实验内容】

1．用Verilog 语言设计带计数允许和复位输入的数控分频器。

2． 编制仿真测试文件，并进行功能仿真。

3． 下载并验证分频器功能

【实验原理】

分频就是根据输入的数字，对一段时钟周期进行分频，通过分频可以更清楚地看到输入与输出之间的关系，从而了解程序。当用户设置好输入变量时，输出也就随之的改变。

【程序源代码】（加注释）

module CONTROL(clk,din,Q,fout,pfull); //分频器的主模块

input[7:0]din; //输入为七位的网线型变量

input clk;

output fout,pfull;output[7:0]Q;

reg[7:0]Q; //中间变量，Q为计数值

reg fout,full,pfull; //中间变量

always@(posedge clk) //次过程块完成中间变量Q的赋值与full的赋值

begin

if(Q==din)

begin

Q=0;full=1; //如果Q=d，则Q重新置零，full等于1，表示以计满一次

end

EDA实验报告

奇数分频器

通信1401

滕桃梅201431003102

徐淌洋201431003127

一：实验要求

要求完成一个占空比为50%的任意奇数次7分频的电路。对于实现占空比为50%的N倍奇数分频，首先要进行上升沿触发以进行模N计数，计数选定到某一个值再进行输出时钟翻转，然后过(N-1)/2再次进行翻转，就可得到一个占空比为50%的奇数n分频时钟。再同时进行下降沿触发的模N计数，当其到达与上升沿触发输出时钟翻转选定值相同时，再进行输出时钟翻转，同样，经过(N-1)/2时，输出时钟再次翻转以生成占空比为50,的奇数n分频时钟。将这两个占空比为50,的n分频时钟相或运算，就可以得到占空比为50%的奇数n分频时钟。

二：实验器材：quartus 2软件

三：实验程序

四：实验仿真图

五：实验心得

通过本次实验掌握了奇数分频的几种方法，进一步掌握了分频电路的原理

目录

实验一 分频器

实验三 ADC0809 模数转换实验

实验二 七段数码管扫描显示

实验四 双向移位寄存器

实验一 分频器

一、实验目的

1．学习分频器的设计，进一步了解、熟悉和掌握FPGA开发软件Quartus II

的使用方法

2．学习Verilog HDL 和VHDL的编程方法

3．学会使用Vector Wave功能仿真

4．掌握使用多种方法分配管脚

二、实验内容

编写一个分频器的Verilog 代码和VHDL代码并仿真，编译下载验证

三、实验原理

在数字电路中， 时钟信号的分频是很常见的电路。分频器除了可以对时钟信号频率做除以二的计算外，分频器同时很类似涟波计数器。 涟波计数器是计数器的一种，它属于异步设计。因为触发器并非皆由同一个时钟信号同步操作，所以它非常节省电路面积。

本实验要设一个带选择的分频时钟，SEL[1:0]用于选择是几分频。分频器设

原理框图如图1所示：

图1 分频器原理图

从原理图中可见，核心板的时钟是50MHz ，通过 sel[1:0]选择分频数，00:不分频；01:12.5M分频；10:25M四分频；11:50M分频。采用 SW1 ‐ SW2 设置分频值，SW3 复位。LED1为时钟的输出，通过调整SW1 、SW2 ，可以得到不同的闪烁频率。 引脚分配情况如表1所示

表1 引脚分布情况

四、实验步骤

1．新建工程，取名为frediv ，如下图2所示。

图2 新建工程

2．新建 VHDL设计文件，选择“File|New ” ，在 New 对话框中选择Device Design Files

下的VHDL File，单击OK，完成新建设计文件。

3．在新建设计文件中输入VHDL程序。

4．生成“Symbol ”文件，新建“Block Diagram/Schematic File”文件，在文件中添加刚刚生成的“Symbol ”以及输入输出管脚，最后完整的系统顶层模块图如图 3 所示。