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实验3 简单计算机系统的设计与调试一、实验目的1.掌握利用指令集编写汇编语言程序2.掌握将编好的汇编语言程序翻译成机器码程序3.熟悉各类型指令执行的数据通道4.设计和调试一个8位单周期简单计算机系统二、实验任务1. 编程练习先采用汇编语言格式编写程序，检查程序的思路、流程，在无误情况下，转换成机器码。
程序1 ：完成将两个固定数据（如0x96, 0x2A6）进行加、减、与、或、比较运算，将运算结果顺序存放在地址从0x40开始的10个RAM单元中。
程序2：完成将两个固定数据（如0x96, 0x2A6）进行加、减运算，将运算结果顺序显示在数码管上。
两个结果显示之间需加一定延时（软件延时，可以通过给一个寄存器赋初值，对这个寄存器进行减运算，直至结果为0）。
程序3：从键盘输入一个表达式，如：206 - 814= ，通过执行ROM中的程序代码，将运算结果显示在数码管上。
2. 调试简单计算机系统A在实验2任务5简单计算机系统A的ROM中存放编程练习中的程序1，并进行系统的仿真和调试，下载到实验板上进行测试、运行。
3. 设计简单计算机系统B在简单计算机系统A的基础上，增加I/O端口及其映射模块、数码管输出接口，将I/O 端口及其映射模块中的 IO0[7..0]、IO1[7..0]与数码管输出接口的 datainL[7..0]、datainH[7..0]相连，构成简单计算机系统B。
在ROM中存放编程练习中的程序2，并进行系统的仿真和调试，下载到实验板上进行测试、运行。
4. 设计简单计算机系统C在简单计算机系统B的基础上，增加4x4键盘输入接口模块，将I/O端口及其映射模块中IO3[7..0]~IO6[7..0]分别与键盘输入接口模块的srcL[7..0]、srcH[7..0]、dstL[7..0]、dstH[7..0]、, aluop[7..0]相连，构成简单计算机系统C，在ROM中存放编程练习中的程序3，并进行系统的仿真和调试，下载到实验板上进行测试、运行。
实验报告课程名称：FPGA设计及应用实验项目：FPGA设计实验时间：2014.12.8-2014.12.31实验班级：12应用师3班总份数：共 5 份指导教师：李豪彦电子与信息学院工业中心504 实验室二〇〇四年十二月十七日广东技术师范学院实验报告学院： 电信学院 专业： 应用电子技术教育 班级： 12应用师3班 成绩： 姓名： 张文斌 学号： 2012045344209 组别：组员：实验地点： 工业中心实验日期：指导教师签名：实验 （一） 项目名称： D 分 频 器设计一、实验目的1．学习分频器的设计，进一步了解、熟悉和掌握FPGA 开发软件Quartus II 的使用方法2．学习Verilog HDL 和VHDL 的编程方法二、实验内容编写一个分频器的Verilog 代码和VHDL 代码并仿真。
三、实验原理在数字电路中， 时钟信号的分频是很常见的电路。
分频器除了可以对时钟信号频率做除以二的计算外，分频器同时很类似涟波计数器。
涟波计数器是计数器的一种，它属于异步设计。
因为触发器并非皆由同一个时钟信号同步操作，所以它非常节省电路面积。
本实验要设一个带选择的分频时钟D[7:0]用于选择是几分频。
D 分频器设原理框图如图1所示：图1.D 分频器原理框图预习情况操作情况 考勤情况 数据处理情况四、实验步骤1．新建工程，取名为DVF，如下图2所示。
图2 新建工程DVF2．新建VHDL设计文件，选择“File|New ”，在New 对话框中选择Device Design Files下的VHDL File，单击OK，完成新建设计文件。
3．在新建设计文件中输入VHDL程序。
4.生成“Symbol ”文件，新建“Block Diagram/Schematic File”文件，在文件中添加刚刚生成的“Symbol ”以及输入输出管脚，最后完整的系统顶层模块图如图 3 所示。
图3 DVF 顶层模块图5．保存文件，使用qsf或者tcl 进行管脚分配。
FPGA实验指导书——DE2开发板使用实验昆明理工大学实验一 DE2的顶层默认程序这个实验为用户提供连接分配和顶层Verilog模块，这个模块也是这本手册所有其他实验的基础性模块。
这个实验产生的编程文件是DE2开发板在出货时作为默认载入开发板的编程文件。
本实验将介绍如何编译工程并把生成的编程文件下载到DE2开发板中。
启动开发板（1）将USB线和电源连接到DE2板上。
（2）按下电源开关，这时电源指示灯会被点亮。
（3）你将看到以下现象：●所有的LED灯都闪烁。
●所有七段数码管从0到F循环显示。
●液晶屏显示“Welcome to the Altera DE2 Board”。
●在VGA显示器上显示欢迎信息。
●将开关SW17置OFF，从LINEOUT插座输出1khz正弦波的声音；将开关SW17置ON并将一个MP3播放器的输出接到DE2板的LINE—IN端口，可从耳机里听到MP3播放的音乐。
●若将麦克风接到DE2板的MIC端口上，这样用户的声音可与MP3播放器混合。
Cyclone II中的顶层verilog模块这部分将介绍一个Quartus II工程中所需要的所有组件。
它将让你了解如何使用Quartus II将代码转换成数据流下载的整个设计流程。
按照以下步骤进行：（1）打开Quartus II 软件。
（2）点击File→Open Project ，如图1.1。
（3）在D:\DE2_System_v1.5\DE2_demonstrations\DE2_Default目录下选中DE2_Default.qpf工程文件打开。
（4）在“Project Navigator”工程导航区可查看该工程的层次、包含的所有文件、设计单元等信息。
其中“File”下列出了整个工程包含的所有文件。
双击顶层设计文件DE2_Default.v，可以看到文件的内容和I/O口的声明。
在对每个引脚声明时加上了详细的注释，以便用户更好的明白每个引脚的功能。
可编程逻辑器件(FPGA)实验指导书北京航空航天大学电工电子中心2014-10-22目录一、可编程逻辑器件概述 (1)1.1可编程逻辑器件发展及应用意义 (1)1.2可编程逻辑器件FPGA/CPLD结构简介 (1)二、可编程逻辑器件应用实质和编程原则 (6)2.1选择可编程逻辑器件的实质(或目的或目标) (6)2.2可编程逻辑器件设计流程 (6)2.3硬件描述语言分类 (8)三、VHDL程序设计基本结构 (9)3.1实体(ENTITY) (9)3.2结构体(ARCHITECTURE) (11)3.3子程序（FUNCTION PROCEDURE） (12)3.4集合包（PACKAGE） (13)3.5库（LIBRARY） (14)3.6配置（CONGIFURATION） (15)四、VHDL语法和语句简介 (16)4.1数据类型 (16)1、标准数据类型 (16)2、标准逻辑类型 (16)3、用户自定义数据类型 (16)4.2VHDL语言运算符 (17)1、基本运算符 (17)2、关系运算符 (17)3、算术运算符 (17)4、其他运算符 (18)4.3赋值语句 (18)4.4 IF语句 (19)4.5 CASE语句 (20)4.6进程(PROCESS)语句 (21)4.7并行过程调用语句CONCURRENT PROCEDURE CALLS STATEMENT (23)1、并行信号赋值语句 (23)2、条件信号赋值语句 (23)3、选择信号赋值语句 (24)4.8元件例化语句 COMPONENT I NSTANTIATIONS (24)4.9 LOOP语句 (26)4.10跳出循环语句(NEXT、EXIT语句) (27)4.11 RETURN语句 (27)4.12 NULL语句 (28)五、状态机 (29)5.1、状态机类型定义语句 (29)5.2时序电路时钟的表述方法 (31)六、实验篇 (33)6.1、门电路系列实验(任选一个实验) (36)6.2、组合逻辑系列实验(任选一个实验) (36)6.3、触发器系列实验(任选一个实验，规则自已分析确定) (36)6.4、时序逻辑系列实验(任选一个实验，规则自已分析确定) (36)6.5、存储器设计系列实验(任选一个实验，规则自已分析确定) (37)6.6、状态机逻辑系列实验(任选一个实验) (37)6.7、综合系统逻辑系列实验(任选一个实验，规则自已分析确定) (37)七、FPGA实验平台简介 (38)7.1、A LTERA FPGA EP1C6Q240特性 (38)1、Cyclone系列器件特性 (38)2、Cyclone系列器件可选封装和I/O引脚数 (39)3、Cyclone 系列器件I/O Banks布局图 (39)4、Cyclone device IOEs 支持标准接口 (39)5、Cyclone FPGA EP1C6Q240器件特点 (40)6、Cyclone EP1C6(12)Q模块分布图 (40)7、Cyclone EP1C6Q资源分配 (40)8、Cyclone EP1C6240C8引脚布局图 (41)7.2、实验平台硬件接口电路功能 (45)1、电源单元 (46)2、输入单元 (46)3、输出单元 (46)4、接口单元 (47)5、扩展单元 (47)7.3、输入有源信号 (47)1、电源 (47)2、逻辑电平输入信号——8bit DIP 开关×3 (47)3、单脉冲输入信号 (48)4、连续脉冲输入信号 (49)5、4X4键盘输入信号 (50)7.4、显示方式(供输出信号选择不同显示效果) (51)1、LED显示方式 (51)2、七段数码管显示方式 (52)3、米字型数码管显示方式 (53)4、8X8点阵显示方式 (54)5、LCD显示方式 (55)7.5、实验平台FPGA EP1C6Q240C8引脚与负载区各接口电路之间对应关系 (56)7.6、集成开发环境使用 (57)1、文本编辑源程序文件步骤 (58)2、原理图和图表模块编辑步骤 (83)3、混合编辑(自底向上)步骤 (103)4、混合编辑(自顶向下)步骤 (103)一、可编程逻辑器件概述1.1可编程逻辑器件发展及应用意义可编程逻辑器件发展--从PROM(Programmable Read Only Memory)、PLA(Programmable Logic Array)、PAL(Programmable Array Logic)、可重复编程的GAL(Generic Array Logic)、到采用大规模集成电路技术的EPLD(Erasable Programmable Logic Device)，直到CPLD(Complex Programmable Logic Device)和FPGA(Field Programmable Gate Array)。
实验一组合逻辑3-8译码器的设计 .................... 错误！未定义书签。
实验二基于FPGA的数字钟的设计 ................... 错误！未定义书签。
实验三基于NIOS的交通灯实验 .......................... 错误！未定义书签。
实验四静态图像显示 ............................................. 错误！未定义书签。
实验一组合逻辑3-8译码器的设计一、实验目的：1、通过3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法。
3、初步了解可编程器件设计的全过程。
二、实验步骤：1、打开QuartusII软件。
2、选择路径。
选择File/New Project Wizard，指定工作目录,指定工程和顶层设计实体称；注意：工作目录名不能有中文。
3、添加设计文件。
将设计文件加入工程中。
单击“Next”，如果有已经建立好的VHDL 或者原理图等文件可以在File name中选择路径然后添加，或者选择Add All添加所有可以添加的设计文件（.VHDL ,.Verilog原理图等）。
如果没有直接点击“Next”，等建立好工程后再添加也可，这里我们暂不添加。
4、选择FPGA器件。
Family选择Cyclone II，Available device选EP2C35F484C8,Packge选择Any，Pin Count 选择484，Speed grade选择Any；点击“Next”。
5、选择外部综合器、仿真器和时序分析器。
Quartus II支持外部工具，可通过选中来指定工具的路径。
这里我们不做选择，默认使用Quartus II自带的工具。
6、结束设置。
单击“Next”，弹出“工程设置统计”窗口，上面列出了工程的相关设置情况。
最后单击“Finish”，结束工程设置。
7、建立原理图文件。
《FPGA设计与应用》实验指导书熊利祥编武汉理工大学华夏学院2011年9月前言一、实验课目的数字电路与系统设计实验课是电子工程类专业教学中重要的实践环节，包括了ISE开发环境基本操作及FPGA的基本原理、基带传输系统的设计、Uart串口控制器电路的设计、PS/2接口的设计、VGA显示接口设计。
要求学生通过实验学会正确使用EDA技术，掌握FPGA器件的开发，熟练使用ISE开发环境，掌握Verilog语言的编程，掌握数字电路和系统的设计。
通过实验，使学生加深对课堂专业教学内容的理解，培养学生理论联系实际的能力，实事求是，严谨的科学作风，使学生通过实验结果，利用所学的理论去分析研究EDA技术。
培养学生使用Basys 2开发板的能力以及运用实验方法解决实际问题的能力。
二、实验要求：1.课前预习①认真阅读实验指导书，了解实验内容；②认真阅读有关实验的理论知识；③读懂程序代码。
2.实验过程①按时到达实验室；②认真听取老师对实验内容及实验要求的讲解；③认真进行实验的每一步，观察程序代码与仿真结果是否相符；④将实验过程中程序代码和仿真结果提交给老师审查；⑤做完实验后，整理实验设备，关闭实验开发板电源、电脑电源后方可离开。
3.实验报告①按要求认真填写实验报告书；②认真分析实验结果；③按时将实验报告交给老师批阅。
三、实验学生守则1．保持室内整洁，不准随地吐痰、不准乱丢杂物、不准大声喧哗、不准吸烟、不准吃东西；2.爱护公务，不得在实验桌及墙壁上书写刻画，不得擅自删除电脑里面的文件；3.安全用电，严禁触及任何带电体的裸露部分，严禁带电接线和拆线；4.任何规章或不按老师要求操作造成仪器设备损坏须论价赔偿。
目录实验一Uart通用串口接口的设计 (4)实验二PS/2接口的设计 (28)实验三VGA显示接口设计 (30)附录一 basys 2开发板资料 (36)实验一 Uart串口控制接口电路的设计一、实验目的1.掌握分频模块的设计方法。
FPGA实验指导书刘敬猛编北京航空航天大学电工电子中心2009年10月前言现场可编程门门阵列（FPGA，Field Programmable Gate Array）的出现是超大规模集成电路（VLSI）技术和计算机辅助设计（CAD）技术发展的结果。
FPGA器件集成度高、体积小，具有通过用户编程实现专门应用的功能。
它也许电路设计者利用基于计算机的开发平台，经过设计输入、仿真、测试和校验，直到达到预期的结果。
使用FPGA器件可以将原来的电路板级产品集成为芯片级产品，从而降低了功耗，提高了可靠性，同时还可以很方便地对设计进行在线修改。
FPGA器件成为研制开发的理想器件，特别适合于产品的样机开发和小批量生产，因此有时人们也把FPGA称为可编程的ASIC。
本书的作者在工程实践和科学研究中深切感受到FPGA技术是数字电路设计的利器，从中受益颇深。
Cyclone FPGA是目前ASIC应用的低成本替代方案。
作为系统设计人员，您面临很多挑战，包括越来越大的成本压力和越来越复杂的设计，新出现的标准，以及越来越短的设计周期等。
ASIC 开发涉及到大量的工程资源，设计仿真和验证，需要进行多次重制。
利用其系统级集成功能，Cyclone FPGA系列避免了ASIC昂贵的NRE负担，降低了订购量和产品推迟带来的风险。
采用Cyclone FPGA系列，您的大批量应用现在可以采用价格相当的可编程解决方案(与ASIC相比)。
新的市场发展趋势，例如世界标准、平台融合、交互性以及技术改进等，不断推动了对高性价比方案的需求。
Cyclone系列FPGA的价格和功能满足了市场对创新的需求，通过产品迅速面市来确定领先优势。
消费类、通信、计算机外设、工业和汽车等低成本大批量应用市场都可以使用Cyclone FPGA。
Cyclone器件的性能足以和业界最快的FPGA进行竞争。
Cyclone FPGA综合考虑了逻辑、存储器、锁相环(PLL)和高级I/O接口，是价格敏感应用的最佳选择。
计算机组成原理FPGA实验指导书《计算机组成原理》实验指导书计算机科学与技术学院⽬录实验⼀熟悉实验平台 (3)实验⼆总线传送 (10)实验三运算器的设计与调试 (14)实验四存贮器的设计与调试 (20)实验五控制器的设计与调试 (26)附录常⽤器件简介 (30)实验⼀熟悉实验平台⼀．实验⽬的1.熟悉使⽤Verilog硬件描述语⾔2.熟悉ISE开发环境3.掌握实验箱组成4.熟悉时序发⽣器的组成原理；5.掌握数字逻辑器件Verilog语⾔的编写；⼆．实验设备1.装有ISE10.1的PC机⼀台2.EDK-3SAISE实验箱⼀台三．实验内容1.节拍信号T1—T4波形如图-1所⽰图-1 节拍时序波形图每个节拍内均包含脉冲clk_m1。
节拍信号有三种⼯作⽅式。
这三种⼯作⽅式时标信号的启动，停⽌受Button,Rstn按钮开关控制。
2.⽤Verilog语⾔实现时序代码如下：module Timeen(input Clk, //System Clock 40Mhzinput Button, // setep clockinput Rstn, // reset, low activeinput Clk_sel, // sequence timing or step timing select input Clk_sel1, output [4:1] t, // Display（T1-T4）output M1);wire Clk_m1;wire Clk_i,Clk_ii;wire PB_R;assign M1=Clk_m1;GenClk_i Clk_i_Module (.Clk_s(Clk),.Clk_i(Clk_i),.Rstn(Rstn));GenClk_ii Clk_ii_Module (.PB_R(PB_R),.Clk(Clk),.Clk_ii(Clk_ii));Debouncer Debouner_Module (.Clk_s(Clk),.PB(Button),.PB_state(),.PB_up(PB_R),.PB_down());ClkSel ClkSel_Module (.Clk_s(Clk),.Clk_i(Clk_i),.Clk_ii(Clk_ii),.Clk_m1(Clk_m1),.Clk_sel(Clk_sel),.Clk_sel1(Clk_sel1));Bit1_Display Bit1_Display_Module (.Clk_s(Clk),.Clk_m1(Clk_m1),.T(t),.Rstn(Rstn),.Clk_i(Clk_i));endmodulemodule GenClk_i(input Clk_s,output Clk_i,input Rstn);reg [24:0] Cnt;assign Clk_i= Cnt[24];always@(posedge Clk_s or negedge Rstn) beginif (!Rstn)Cnt<=0;elseCnt <= Cnt + 1;endendmodulemodule GenClk_ii(input PB_R,input Clk,output Clk_ii);reg Clk_o,Clk_o1,Clk_o2;assign Clk_ii=Clk_o2;always@(posedge Clk )beginClk_o<=PB_R;Clk_o1<=Clk_o;Clk_o2<=Clk_o1;endendmodulemodule Debouncer(Clk_s, PB, PB_state, PB_up, PB_down);input Clk_s; // "clk" 时钟信号input PB; // "PB" 有⽑刺的、异步的、低有效的按键信号output PB_state; // 当按键被按下时输出1output PB_down; // 按键被按下的瞬间输出⼀个⾼电平脉冲output PB_up; // 按键被松开的瞬间输出⼀个⾼电平脉冲// ⾸先使⽤两个触发器来同步PB信号reg PB_sync_0;always @(posedge Clk_s)PB_sync_0 <= ~PB; // 翻转PB，使之⾼有效reg PB_sync_1;always @(posedge Clk_s) PB_sync_1 <= PB_sync_0;// 声明⼀个16位的剖?reg [21:0] PB_cnt;// 当按键被按下或松开时，计数?// 当计数器计数溢出时，便认为按键的状态确定。
实验四：状态机一、 实验目的1.对有限状态机(FSM)做初步了解。
二、 实验内容1.Gray编码和One-hot编码两种状态机；2.触发器部分和组合逻辑部分结合与分开两种状态机。
三、 实验要求1.对程序中状态和输出稍作修改，在Quartus II 环境下进行时序仿真；2.学会利用状态机编写一个流水灯程序；3.下载至实验板，观察结果。
四、 实验步骤有限状态机是由寄存器组和组合逻辑构成的硬件时序电路，其状态（即由寄存器组的1和0的组合状态所构成的有限个状态）只可能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态，究竟转向哪一状态还是留在原状态不但取决于各个输入值，还取决于当前所在状态。
（这里指的是米里Mealy型有限状态机，而莫尔Moore型有限状态机究竟转向哪一状态只取决于当前状态。
）图4.1、用三种不同编码所实现的状态图【例1】 采用Gray编码的状态机源程序：module fsm (Clock, Reset, A, F, G);input Clock, Reset, A;output F,G;reg F,G;reg [1:0] state ;parameter Idle = 2'b00, Start = 2'b01, Stop = 2'b11,Clear = 2'b10;always @(posedge Clock)beginif (!Reset)beginstate <= Idle; F<=0; G<=0;endelse begincase (state)Idle: beginif (A) beginstate <= Start;G<=0;endelse state <= Idle;endStart: beginif (!A) state <= Stop;else state <= Start;endStop: beginif (A) beginstate <= Clear;F <= 1;endelse state <= Stop;endClear: beginif (!A) beginstate <=Idle;F<=0; G<=1;endelse state <= Clear;endendcaseendendendmodule【例2】采用One-hot编码的状态机源程序：module fsm (Clock, Reset, A, F, G);input Clock, Reset, A; output F,G;reg F,G;reg [3:0] state ;parameter Idle = 4'b1000,Start = 4'b0100,Stop = 4'b0010,Clear = 4'b0001;always @(posedge Clock)beginif (!Reset)beginstate <= Idle; F<=0; G<=0;endelsebegincase (state)Idle: beginif (A) beginstate <= Start;G<=0;endelse state <= Idle;endStart: beginif (!A) state <= Stop;else state <= Start;endStop: beginif (A) beginstate <= Clear;F <= 1;endelse state <= Stop;endClear: beginif (!A) beginstate <=Idle;F<=0; G<=1;endelse state <= Clear;enddefault: state <=Idle;endcaseendendendmodule例1中采用Gray编码，例2中采用的是One-hot编码。
《FPGA设计》实验指导书安全操作注意事项1、接插下载电缆前，请务必关闭实验箱开关，避免损坏下载电缆或实验箱器件。
2、操作过程中应防止静电。
3、保持实验箱和电路板的表面清洁。
4、小心轻放，避免不必要的硬件损伤或者人身受伤。
实验箱简介实验一 Quartus ii软件的操作使用一、实验目的1、熟悉Quartus II软件的使用；2、掌握用原理图输入法和硬件描述语言（Verilog HDL）两种方法来设计逻辑电路；3、通过电路的仿真及验证，进一步了解4选1数据选择器的功能；二、实验内容1、用原理图输入法来设计4选1数据选择器参照按图1-1所示来编辑完成4选1数据选择器的原理图输入，其中a、b、c、d 为数据输入端，sel[1]、sel[0]为控制输入端，q为4选1数据输出端。
存盘仿真后，观察仿真波形，以验证数据选择器的功能。
图1-1 4选1数据选择器原理图2、用Verilog HDL硬件描述语言来设计数据选择器用QuartusII中的文本编辑器，编辑输入4选1数据选择器源程序：(1)Verilog HDL的行为描述建模方式方式一：用case语句程序中的a、b、c、d 依然为数据输入端，s1、s0为控制输入端，y为4选1数据输出端。
存盘后进行仿真，并观察仿真波形，以验证数据选择器的功能。
方式二：用if语句(2)Verilog HDL的数据流描述建模方式例一：例二：本题要求同（1）(3)Verilog HDL的结构描述建模方式举例上图是2选一多路选择器的Verilog结构级描述建模方式。
实验要求同上。
三、实验仪器、设备及材料电脑、EDA软件、实验箱、下载电缆。
四、实验原理4选1数据选择器的原理框图及真值表如图1-2及表1-1所示，sel[1:0]可能出现四种组合情况：00 01 10 11，它分别对应选通四个不同的数据输入a、b、c、d，从q端输出。
结合以前所学数字电路的知识，可由真值表得出利用“与非门”实现的逻辑电路，进而可用QuartusII原理图输入方法，设计出该4选1数据选择器；如应用EDA技术所学的Verilog HDL硬件描述语言来描述该电路功能，即可设计出该4选1数据选择器的源程序。
图1-2 4选1数据选择器的原理框图q Sel[1]输出选择输入0a 01b 00c 11d1Sel[0]表1-1 真值表五、重点、难点本实验技术重点在于理解4选1数据选择器的功能后，用原理图输入法和硬件描述语言（Verilog HDL ）两种方法来设计该逻辑电路。
其难点是要仿真出4选1数据选择器的波形，然后通过观测仿真波形，来验证该数据选择器的功能。
六、实验步骤（一）原理图输入法的设计步骤：（1）进入Windows 操作系统，双击Quartus II 图标，启动软件。
1、单击File \ New Project Wizard 菜单，输入文件名路径与设计项目的名字mux41，点击finish, 完成设计项目建立。
da b c点击Assignment \ Device菜单，选择器件（本设计选用cyclone 系列的EP1C12Q240C8）。
2、启动菜单File \ New，选择Block Diagram/Schematic File，点OK，启动原理图编辑器。
画出图1-1（具体方法见后面说明）。
默认存盘名为mux41，保存。
（2）设计的输入1. 在原理图空白处双击，会出现元件选择对话框，在name处输入元件名，点OK完成元件放置。
依次放置4个三输入端与门（and3）、1个四输入端或门（or4），2个非门（not）器件、及6个输入端（input）、1个输入端（output）在原理图上；2. 添加连线到器件的管脚上把鼠标移到元件引脚附近，则鼠标光标自动由箭头变为十字，按住鼠标右键拖动，即可画出连线,参照图1连好相应元件的输入、输出脚。
3.保存原理图单击保存按钮。
原理图文件出现在红色箭头所指的地方。
（3）编译点击菜单栏上红色箭头所指的工具图标，完成编译。
图1-3 编译编译通过后，选择File/New，在弹出的对话框中点击选择Vector Waveform File，并点击OK，建立一个波形文件，如图1-4、图1－5所示，保存波形文件。
图1-4图1-510、在图1－5左边的空白栏处点鼠标右键，选择insert Node or bus,如图1－6再点Node Finder,在波形文件加入输入输出端口，如图1-7所示。
图1－711、对加入到波形文件中的输入端口进行初始值设置，并点击Processing/Start Simuliation进行仿真。
查看仿真结果是否符合要求。
12、仿真无误后，选择Assignments/Assing Pins对实验中用到的管脚进行绑定分配，如图1-7所示。
图1-713、对于复用的引脚，需做进一步处理，使其成为通用I/O。
14、最后再编译一次，编译无误后，用下载电缆通过JTAG接口将对应的dff2.sof文件下载到FPGA中。
15、在实验系统中正确连线，观察实验结果是否与仿真结果相吻合。
（二）用Verilog HDL语言完成的设计步骤：（1）运行Quartus II软件，先建立一个新的项目。
（2）启动File \ New菜单命令（如图1-5）;图1-5 新建文本文件的选择对话框（3）选择verilog hdl file，点击OK后，键入上面“二、实验内容”中的程序。
（4）以默认文件名和路径保存。
（5）参照原理图输入设计进行仿真，并观察仿真波形，以验证所设计电路的功能。
七、实验报告要求1. 对于原理图设计要求有设计过程。
2. 详细论述实验步骤。
3. 给出原理图输入法和Verilog HDL语言设计两种方法的仿真波形。
八、实验注意事项1. 使用原理图设计时，其文件名[mux41.gdf]要与仿真的波形文件名[mux41.vwf]相同，只是文件的后缀不同；使用Verilog HDL语言设计时，其文件名(m4_1.V)要与模块名[module m4_1( a, b, c, d, sel, q);]相同，且仿真的波形文件名[m4_1.vwf]也要相同。
2. 用原理图输入法和Verilog HDL语言两种方法所做的设计，一定要建两个不同的工程，最好放在不同的目录中，且目录名不要出现中文字符。
3.在Waveform Editor仿真时，应先在菜单选项的Edit/ Grid Size…中所弹出的对话框中将Grid Size:改为1.0us。
九、思考题1. 如何用设计好的4选1数据选择器，来实现8选1数据选择器的设计（用原理图输入法来设计），试给出设计与仿真的结果。
2.谈谈使用原理图输入法和Verilog HDL语言设计两种方法的优劣心得。
实验二组合逻辑电路设计一、实验目的1、学习Verilog HDL基本语法；2、巩固Quartus II环境下的Verilog HDL编程设计的基础二、主要仪器设备EDA实验系统1台PC机三、实验内容1、设计一个四线至二线编码器，其真值表如下：表2.1 四线至二线编码器的真值表2、设计一个2位信号的比较器，该比较器的电路符号如图2.1所示。
图2.1 比较器电路符号引脚说明：A、B皆为二位信号；CLK为时钟脉冲输入；RST为清除控制信号。
AGTB：当A>B时，其值为1，否则为0；AEQB：当A=B时，其值为1，否则为0；ALTB：当A<B时，其值为1，否则为0；3、设计一个四位全加器。
四、实验报告根据以上实验内容写出实验报告，包括程序设计，软件编译，管脚分配，硬件测试结果等内容。
实验三时序逻辑电路设计一、实验目的理解触发器概念，掌握时序器件的Verilog HDL语言程序设计的方法二、主要仪器设备EDA实验系统1台PC机三、实验内容设计以下内容：1、基本的D触发器；2、同步复位的D触发器；3、异步复位的D触发器；4、同步置位/复位的D触发器；四、实验报告根据以上实验内容写出实验报告，包括程序设计，管脚分配；并提交其仿真结果及分析。
实验四一般计数器的设计及数码管显示一、实验目的1、学习计数器的设计、仿真和硬件测试；2、掌握原理图与文本混合设计方法；3、学习硬件扫描显示电路的设计方法。
二、主要仪器设备EDA/SOPC实验系统1台三、实验原理1、设计1个模为24的8421BCD码加法计数器。
2、设计24分频时序电路。
3、将分频或计数结果在数码管上显示。
五、实验报告要求根据以上实验内容写出实验报告，包括仿真结果及分析、硬件实现、硬件测试等内容。
实验五 正弦信号发生器的设计一、实验目的熟悉基于DDS 的正弦信号发生器的基本工作原理 二、主要仪器设备EDA/SOPC 实验系统1台，示波器1台三、实验原理如图5-1所示为基本DDS 结构，由相位累加器、相位调制器、正弦ROM 查找表、D/A 构成。
相位累加器是整个DDS 的核心，完成相位累加运算。
相位累加器的输入是相位增量θ∆B ，又由于θ∆B 与输出频率out f 呈线性关系：clkoutNf f B ⋅=∆2θ，因此相位累加器的输入又可称为频率字输入。
相位调制器接收相位累加器的相位输出，加上一个相位偏移量，用于信号的相位调制，不用时可以去掉，或者加一固定值。
正弦ROM 查找表完成()θB f sin 的查表转换，也就是相位到幅度的转换，它的输入是相位调制器的输出，事实上就是ROM 的地址。
图5-1 DDS 原理框图四、实验内容1、本实验要完成任务就是设计一个正弦信号发生器，用Verilog 设计出同步寄存器、相位累加器等，正弦ROM 查找表建议采用定制器件的方法完成，正弦ROM 数据文件可以用C 代码完成。
2、（选做内容）改变ROM 存放数据格式，使之为方波或三角波，设计出可以输出包括正弦、三角及方波的DDS 信号源。
五、实验报告根据以上实验内容写出实验报告，包括仿真结果及分析、硬件实现、硬件测试等内容。
实验六ModelSim 仿真测试一、实验目的1、掌握一般计数器的ModelSim 仿真测试方法。
二、主要仪器设备EDA实验系统1台PC机三、实验原理以下是2选一多路选择器的verilog结构描述程序：下面是它的测试模块：四、ModelSim仿真步骤见参考资料《ModelSim操作简介》五、实验内容试设计一个含异步复位、同步计数使能和可预置的十进制计数器，请写出它的Verilog 程序和test bench模块，并在ModelSim软件平台上进行仿真测试。
五、实验报告根据以上实验内容写出实验报告，包括verilog源程序和verilog test bench程序，并绘出仿真波形图，总结ModelSim仿真的主要工作流程。
实验七综合设计实验一、实验目的1、学习动态数码管的工作原理；2、实现FPGA对四位动态数码管的控制；3、学习设计硬件乐曲演奏电路以及相关的控制电路；3、熟悉模块化编程的操作流程。
