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VHDL实验四 函数信号发生器设计

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VHDL实验四：函数信号发生器设计设计要求：设计一个函数信号发生器，能产生方波，三角波，正弦波，阶梯波。

设计概述：信号的输出实质上是指电压幅度随时间的变化。

根据这个原理我们就可以设计函数信号发生器了。

FPGA里面产生的数据只能是数字信号，最终我们通过连接8bit的DA转换器就能将数字信号转换成电压信号，从而实现了信号发生器的功能。

本设计有5个模块组成，其中有：方波发生器，三角波发生器，正弦波发生器，阶梯波发生器，4选1选择器。

下面是我设计的整个过程：方波发生器：实质上是一段时间输出0，一段时间输出255的数字信号，当然这有8位的通道输出。

程序设计如下：--工程名：方波发生器--功能：产生方波，是通过交替送出全0和全1实现的，每32个时钟翻转一次--时间：2010-12-17library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity sqaure isport(clk,clr:in std_logic;q:out integer range 0 to 255);end entity;architecture behav of sqaure issignal a:bit;beginprocess(clk,clr) --计数分频variable cnt:integer range 0 to 32;beginif(clr='0') thena<='0';elsif clk'event and clk='1' thenif cnt<31 then --进行32分频cnt:=cnt+1;elsecnt:=0;a<=not a;end if;end if;end process;process(clk,a) --信号输出beginif clk'event and clk='1' thenif a='1' thenq<=255;elseq<=0;end if;end if;end process;end behav;三角波发生器：实质上是先输出直线递增的数字信号，随后按照同样的斜率输出递减的数字信号。

这样就能实现三角波的发生了。

程序设计如下：--工程名：三角波信号发生器--功能：产生的三角波以64个时钟为一个周期，输出q每次加减8。

--时间：2010-12-17library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity delta1 isport(clk:in std_logic;--时钟信号rst:in std_logic;--复位信号q:out std_logic_vector(7 downto 0)); --输出信号end entity;architecture behav of delta1 isbeginvariable tmp:std_logic_vector(7 downto 0);variable a:std_logic;beginif(rst='0') thentmp:="00000000";elsif clk'event and clk='1' thenif(a='0') thenif(tmp="11111000") then --tmp=248tmp:="11111111";a:='1';--信号计数完成，下一次改成递减elsetmp:=tmp+8;--递增end if;elseif tmp="00000111" then --tmp=7tmp:="00000000";a:='0';--信号计数完成，下一次改成递增elsetmp:=tmp-8;--递减end if;end if;end if;q<=tmp;--信号输出end process;end behav;正弦波发生器：这里我设计了64个状态，就是将一个周期的正弦波分成64分，在然后一份份的数字信号输出就可以了。

具体怎么取值，用excel计算就可以了。

自己手动计算也可以的哦。

具体程序设计如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity sin1 isport(clk,clr:in std_logic;d:out integer range 0 to 255);end entity;architecture behav of sin1 isbeginvariable tmp:integer range 0 to 63;beginif clr='0' thend<=0;elsif clk'event and clk='1' thenif tmp=63 thentmp:=0;elsetmp:=tmp+1;end if;case tmp iswhen 00=>d<=255; when 01=>d<=254;when 02=>d<=252;when 03=>d<=249; when 04=>d<=245;when 05=>d<=239;when 06=>d<=233; when 07=>d<=225;when 08=>d<=217;when 09=>d<=207; when 10=>d<=197;when 11=>d<=186;when 12=>d<=174; when 13=>d<=162;when 14=>d<=150;when 15=>d<=137; when 16=>d<=124;when 17=>d<=112;when 18=>d<=99; when 19=>d<=87; when 20=>d<=75;when 21=>d<=64; when 22=>d<=53; when 23=>d<=43;when 24=>d<=34; when 25=>d<=26; when 26=>d<=19;when 27=>d<=13; when 28=>d<=8; when 29=>d<=4;when 30=>d<=1; when 31=>d<=0; when 32=>d<=0;when 33=>d<=1; when 34=>d<=4; when 35=>d<=8;when 36=>d<=13; when 37=>d<=19; when 38=>d<=26;when 39=>d<=34; when 40=>d<=43; when 41=>d<=53;when 42=>d<=64; when 43=>d<=75; when 44=>d<=87;when 45=>d<=99; when 46=>d<=112;when 47=>d<=124;when 48=>d<=137; when 49=>d<=150;when 50=>d<=162;when 51=>d<=174; when 52=>d<=186;when 53=>d<=197;when 54=>d<=207; when 55=>d<=217;when 56=>d<=225;when 57=>d<=233; when 58=>d<=239;when 59=>d<=245;when 60=>d<=249; when 61=>d<=252;when 62=>d<=252;when 63=>d<=255;when others=>null;end case;end if;end process;end behav;阶梯波发生器：实质上是一个直线递增的数字信号输出而已，和三角波发生没有什么差别。

--工程名：阶梯波信号发生器--功能：改变该模块递增的常数，可以改变阶梯的个数--时间：2010-12-17library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity ladder1 isport(clk:in std_logic; --时钟信号rst:in std_logic; --复位信号q:out std_logic_vector(7 downto 0)); --输出信号end entity;architecture behav of ladder1 isbeginprocess(clk,rst)variable tmp:std_logic_vector(7 downto 0);variable a:std_logic;beginif(rst='0') then --复位tmp:="00000000";elsif clk'event and clk='1' thenif a='0' thenif tmp="11111111" thentmp:="00000000";a:='1';elsetmp:=tmp+16; --以常数递增a:='1';end if;elsea:='0';end if;end if;q<=tmp; --信号输出end process;end behav;4选1模块最后我们要将模块进行整合，就需要设计一个选通模块，进行选择。

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VHDL语言设计信号发生器实验报告

VHDL语言设计信号发生器实验报告

实验四用VHDL设计多功能信号发生器一、设计任务基于《VHDL语言》，通过给定的仪器（EDA6000试验箱）设计一个多功能信号发生器，要求：（1）能产生周期性正弦波、方波、三角波、锯齿波以及用户自己编辑的特定波形（选作）；（2）输出信号的频率范围为100Hz~200KHz,且输出频率可以调节；（3）具有显示输出波形、频率的功能。

（选作）二、系统顶层框图弦波的数字幅度信息，每个查找表的地址对应正（余）弦波幅度信号，同时输出到数模转换器（DAC）输入端，DAC输出的模拟信号经过低通滤波器（LPF），可以得到一个频谱纯净的正（余）弦波。

二、设计步骤用VHDL语言结合原理图设计实现一个函数信号发生器,输出正弦波、方波和三角波三种波形。

将频率控制、分频、三角波、正弦波、方波发生邓各个模块分别用VHDL语言编程为一个子程序,并把每一个模块转换成图形文件,然后在原理图编辑框调用这些图形模块,连接电路如上图系统顶层框图所示。

通过按键1到按键8控制频率调节f〔7...0〕,用按键6、按键7、按键8控制dlt 、sin 、sqr 波形选通,最后把八位输出接DAC0832通过D/A 转换,从示波器上就能看到波形输出。

按下不同的按键输出不同的波形及频率。

三、系统设计（1）数控分频器模块在时钟的作用下，通过预置分频数DIN ，来改变输出频率。

假如分频系数为N ，波形存储模块存储一个周期的波形，实验里按照一个周期波形采样64个点存储在波形存储模块里。

则输出频率N f f clkout .64=（2）.数据存储模块 （存储波形数据）数据存储模块主要存的是正弦波、三角波、锯齿波等一个周期的采样点。

三角波模块可设计一个可逆计数器实现，设计时设置一变量作为工作状态标志，在此变量为0时，当检测到时钟的上升沿进行加同一个数操作；为1时，进行减同一个数操作。

DA 转换采用的DA0832，输入有8个数据端，范围是0到255；而且设置64个时钟周期为一个三角波周期，所有每次加、减为8.锯齿波的存储数据与三角波类似。

基于_VHDL_的函数信号发生器的设计毕业设计

基于_VHDL_的函数信号发生器的设计毕业设计

毕业论文基于 VHDL 的函数信号发生器的仿真设计毕业设计（论文）原创性声明和使用授权说明原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。

尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得及其它教育机构的学位或学历而使用过的材料。

对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。

作者签名：日期：指导教师签名：日期：使用授权说明本人完全了解大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。

作者签名：日期：学位论文原创性声明本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。

除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。

对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。

本人完全意识到本声明的法律后果由本人承担。

作者签名：日期：年月日学位论文版权使用授权书本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。

本人授权大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。

涉密论文按学校规定处理。

作者签名：日期：年月日导师签名：日期：年月日注意事项1.设计（论文）的内容包括：1）封面（按教务处制定的标准封面格式制作）2）原创性声明3）中文摘要（300字左右）、关键词4）外文摘要、关键词5）目次页（附件不统一编入）6）论文主体部分：引言（或绪论）、正文、结论7）参考文献8）致谢9）附录（对论文支持必要时）2.论文字数要求：理工类设计（论文）正文字数不少于1万字（不包括图纸、程序清单等），文科类论文正文字数不少于1.2万字。

VHDL实验四函数信号发生器设计.

VHDL实验四函数信号发生器设计.

VHDL实验四:函数信号发生器设计设计要求:设计一个函数信号发生器,能产生方波,三角波,正弦波,阶梯波。

设计概述:信号的输出实质上是指电压幅度随时间的变化。

根据这个原理我们就可以设计函数信号发生器了。

FPGA里面产生的数据只能是数字信号,最终我们通过连接8bit的DA转换器就能将数字信号转换成电压信号,从而实现了信号发生器的功能。

本设计有5个模块组成,其中有:方波发生器,三角波发生器,正弦波发生器,阶梯波发生器,4选1选择器。

下面是我设计的整个过程:方波发生器:实质上是一段时间输出0,一段时间输出255的数字信号,当然这有8位的通道输出。

程序设计如下:--工程名:方波发生器--功能:产生方波,是通过交替送出全0和全1实现的,每32个时钟翻转一次--时间:2010-12-17library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity sqaure isport(clk,clr:in std_logic;q:out integer range 0 to 255;end entity;architecture behav of sqaure is signal a:bit;beginprocess(clk,clr --计数分频variable cnt:integer range 0 to 32; beginif(clr='0' thena<='0';elsif clk'event and clk='1' thenif cnt<31 then --进行32分频cnt:=cnt+1;elsecnt:=0;a<=not a;end if;end if;end process;process(clk,a --信号输出beginif clk'event and clk='1' thenif a='1' thenq<=255;elseq<=0;end if;end if;end process;end behav;三角波发生器:实质上是先输出直线递增的数字信号,随后按照同样的斜率输出递减的数字信号。

电子技术课程设计实验报告--函数信号发生器

电子技术课程设计实验报告--函数信号发生器

电子技术课程设计实验报告--函数信号发生器函数信号发生器一般用于产生基本的常用信号，如正弦波、三角波、方波等，用于生物、医学、通信、音频和模拟电路调试和测量等。

本文介绍了函数信号发生器的结构和特性，以及利用函数信号发生器实验的操作步骤，对这一实验作了详细介绍。

一、结构和特点函数信号发生器是一款多用途的信号发生器，它是由数字电子芯片和模拟元件组成的，具有输出波形数量多、偏差小、功耗低等特点，它的性能特性好，能产生不同波形信号，灵活多变，具有稳定可靠的输出。

二、实验步骤1、打开万用表，将探头连接输出接口，将万用表切换到 AC 档，设置 200mV 档，同时将频率表中频率调节到 10kHz；2、连接信号发生器，打开电源开关，调节波形类型选择按钮使之处于正弦波，将频率表中频率调节到 10kHz；3、调节占空比调节按钮，可将其调节到饱和状态，观察波形并绘图；4、将频率表中频率再次调节到 10kHz，占空比按钮设置为50%，在衰减平调中调节输出信号，观察波形并绘图；5、按此类推，可实现其他波形的输出，可视性观察波形变化，以此可以了解整体系统性质。

三、实验结果实验中，我用函数信号发生器分别调节了正弦波和相应占空比的三角波和方波，用万用表观察波形的变化，为验证系统的性能，我用万用表测量各调试波形的参数，如电压大小、频率和占空比，结果如下：1、测试的正弦波的频率为：10kHz；占空比为：50%；电压大小为：150mV；在本次实验中，我们通过调节函数信号发生器，成功地验证函数信号发生器能够输出基本的常用信号，如正弦波、三角波、方波等，并通过万用表对其调节参数进行测试，得出的结果与理论设计的基本一致，可以表明函数信号发生器的稳定性、可靠性良好，这证实了函数信号发生器的功能设计正确性及其使用的可行性。