alteraFPGA的设计流程
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Altera嵌入式系统开发套件加速Cyclone Ⅲ FPGA嵌入式设计开发
其 中， ｚ的 取 值 范 围 是 ０ ２ ５ Ｖ ， ～ ． ｙ的 取 值 范 围 是 ０ ～ ２０ ０ ０ 。 ０ ×１ ～ 用标 准 的 Ｃ 气 体 标 定 后 测 出 几 组 数 据 ， Ｏ 便 可 以用 待 定 系 数法 求 得 Ｋ 和 ｂ的值 。
所 显 示 的浓 度值 并 不 一 定 为 零 。 这 时 无 论 值 是 多 少 都 视 其 为零 ， 将 此 值 作 为仪 器 的“ 点 ” 并 零 。实 际 的测 量 值 是 通
Ａｌ ｒ ｔ ａ的 Ｃ ｃ ｎ Ｉ Ｆ Ｇ 版 嵌 入 式 系统 开 发 套 件含 有精 选 的预 构 建 处 理 器 系统 、 识 产 权 （Ｐ 、 作 系统 和 应 用 软件 用 ｅ ｙｌ ｅＩ Ｐ Ａ ｏ Ｉ 知 Ｉ ）操
户 可 以从 大量 的板 上 实例 处理 器 系统 、 示设 计 和参 考 设 计 中进 行 选 择 ， 立 自己 的 Ｆ Ｇ 嵌 入 式 系统 。 演 建 ＰＡ
社 ，０ ５：１ ２０ ４—１ ． ６
［ ］单 成 祥． 传 感 器 的 理 论 与设 计 基 础 及 应 用 Ｉ Ｉ北 京 ： 防 ３ － ． Ｍ－ 国
工 业 出 版社 ， ９ ９ ６ １ ９ ：４ １—４ ２ ６．
Ｅ ］王 玲 生 ， 仲 春 ． Ｃ Ｙ 一 ４ 贾 Ｘ Ｏ １型 三 电极 一 氧 化碳 检 测 报警 仪 的
结 语
Ｃ 作 为 一 种剧 毒 性 气 体 ， 染 大 气 ， 响 人 体 健 康 。 Ｏ 污 影
通过对本文设计的报警仪调试 使用 ， 个仪器 运行稳定 ， 整 所 要 求 功 能 已基 本 实 现 。 当仪 器 运 行 时 ， 含 有 Ｃ 的混 用 ０ 合 气 体 进 行 测 试 ， 以 显 示 出 气 体 中 ＣＯ 的 浓 度 ， 进 行 可 并
fpga开发流程及工具链
fpga开发流程及工具链FPGA（Field-Programmable Gate Array）的开发流程包括设计、仿真、综合、布局布线和配置等几个步骤。
常用的工具链包括Vivado、Quartus Prime等。
开发流程如下：1. 设计：在HDL（硬件描述语言）中使用VHDL或Verilog等语言对FPGA的逻辑电路进行设计。
可以使用设计工具如Vivado或Quartus Prime进行设计，也可以使用其他常用的IDE（集成开发环境）进行开发。
2. 仿真：使用仿真工具对设计进行验证。
通过仿真可以提前检测设计中的错误，以保证FPGA系统的正确性。
常用的仿真工具有ModelSim、VCS等。
3. 综合：将设计转化为可实现的逻辑电路，并生成布局和布线所需的网表。
综合工具会将设计转换为FPGA可以理解和实现的硬件描述，并生成逻辑网表。
常用的综合工具包括Synplify、Xilinx ISE等。
4. 布局布线：将逻辑网表映射到FPGA芯片的具体物理位置，并进行信号线的布线。
布局布线工具会根据设计的物理约束，将逻辑电路映射为FPGA芯片上的实际连线。
常用的布局布线工具有PAR（Place and Route）等。
5. 配置：将生成的bit文件（二进制配置文件）下载到FPGA芯片中，使其按照设计的功能进行配置和工作。
配置工具一般由FPGA厂商提供，如Xilinx的Vivado、Altera的Quartus Prime等工具。
常用的工具链有：1. Xilinx Vivado：Xilinx公司推出的综合工具和开发环境，用于设计、仿真和配置Xilinx FPGA芯片。
2. Altera Quartus Prime：Altera公司（现为Intel）的FPGA开发工具，支持设计、仿真、综合和布局布线等。
3. ModelSim：Mentor Graphics公司的一款通用的数字电路仿真工具，可用于FPGA开发中的设计验证。
altera fpga的设计流程
• 集成度高，可以替代多至几千块通用IC芯片 • 极大减小电路的面积，降低功耗，提高牢靠性 • 具有完善(wánshàn)先进的开发工具 • 提供言语、图形等设计方法，十分灵敏 • 经过仿真工具来验证设计的正确性 • 可以重复地擦除、编程，方便设计的修正和晋级 • 灵敏地定义管脚功用，减轻设计义务量，延伸系统开发时间 • 规划布线容易，设计进程相当于只需ASIC设计的前端 • 研发费用低 • 不需求投片费用
Technology
PC Board Simulation & Test - Simulate Board Design
- Program & Test Device on Board
- Use SignalTap II for Debugging
第十五页，共113页。
系统(xìtǒng)规划和预算
时序(shíxù)剖析
tclk
- Verify Performance Specifications
Were Met
- Static Timing Analysis
门级仿真(fǎnɡ zhēn) - Timing Simulation - Verify Design Will Work in Target
第二十四页，共113页。
物理(wùlǐ)验证
• 将生成的二进制配置文件下载到FPGA上，中止(zhōngzhǐ) 实际的功用和时序的测试；
• Altera 〔.sof文件〕 Xlinx (.bit 文件)， • 由于FPGA经常是作为整个系统一局部，因此还应该将FPGA放
到整个系统中中止(zhōngzhǐ)验证，整个系统义务正常， 才算完成了开发进程。
逻辑(luójí)综合
• 经过(jīngguò)映射和优化，把逻辑设计描画转换为和物理 完成亲密相关的工艺网表：
Technology
PC Board Simulation & Test - Simulate Board Design
- Program & Test Device on Board
- Use SignalTap II for Debugging
第十五页，共113页。
系统(xìtǒng)规划和预算
时序(shíxù)剖析
tclk
- Verify Performance Specifications
Were Met
- Static Timing Analysis
门级仿真(fǎnɡ zhēn) - Timing Simulation - Verify Design Will Work in Target
第二十四页，共113页。
物理(wùlǐ)验证
• 将生成的二进制配置文件下载到FPGA上，中止(zhōngzhǐ) 实际的功用和时序的测试；
• Altera 〔.sof文件〕 Xlinx (.bit 文件)， • 由于FPGA经常是作为整个系统一局部，因此还应该将FPGA放
到整个系统中中止(zhōngzhǐ)验证，整个系统义务正常， 才算完成了开发进程。
逻辑(luójí)综合
• 经过(jīngguò)映射和优化，把逻辑设计描画转换为和物理 完成亲密相关的工艺网表：
FPGA设计流程与规范
FPGA设计流程与规范前言在大规模的逻辑设计过程中，按照标准的设计流程和代码规范来进行FPGA、CPLD的开发是很重要的，它能够使整个开发过程实现合理性、一致性、高效性。
对于一个不规范的设计程序，若隔了比较长的时间来进行调试或修改的话，估计很多信号和模块的功能都忘了，若做了一半时需要由别的工程师来接着做的话，估计也得重头开始整个设计了。
而且，一个不规范的设计也无法实现代码的可重用性。
因此，FPGA设计流程和代码的规范化是很重要的，鉴于此原因笔者编写了本文档，以供FPGA设计参考用。
同时，本文档还对FPGA开发过程中的一些常用技巧和需要注意的问题进行了阐述。
目录前言 (1)1. 基于HDL的FPGA设计流程概述 (1)1.1 设计流程图 (1)1.2 关键步骤的实现 (2)1.2.1 功能仿真 (2)1.2.2 逻辑综合 (2)1.2.3 前仿真 (3)1.2.4 布局布线 (3)1.2.5 后仿真（时序仿真） (4)3. 逻辑仿真 (4)3.1 测试程序（test bench） (4)3.2 使用预编译库 (5)4. 逻辑综合 (5)4.1 逻辑综合的一些原则 (6)4.1.1 关于逻辑综合 (6)4.1.2 大规模设计的综合 (6)4.1.3 必须重视工具产生的警告信息 (6)4.2 调用模块的黑盒子方法 (6)5. VHDL语言编写规范 (7)5.1 VHDL编码风格 (7)5.1.1 标识符命名习惯 (7)5.1.2 数据对象和类型 (8)5.1.3 信号和变量 (9)5.1.4 实体和结构体 (10)5.1.5 语句 (11)5.1.6 运算符 (14)5.1.7 函数(Function) (14)5.1.8 过程(Procedure) (14)5.1.9 类属(generics) (15)5.1.10 程序包(Package) (15)5.1.11 有限状态机(FSM) (15)5.1.12 注释(comments) (16)5.2 代码的模块划分 (16)5.3 代码编写中容易出现的问题 (16)5.3.1 资源共享问题 (16)5.3.2 组合逻辑描述的多种方式 (17)5.3.3 考虑综合的执行时间 (17)5.3.4 避免使用Latch (17)5.3.5 内部三态总线结构 (18)6. VERILOG语言编写规范 (19)6.1 Verilog编码风格 (19)6.1.1 命名规则 (19)6.1.2 Modules (20)6.1.3 Net and Register (21)6.1.4 Expressions (21)6.1.5 IF语句 (21)6.1.6 CASE语句 (22)6.1.7 Writing Functions (22)6.1.8 Assignment (23)6.1.9 Combinatorial VS Sequential Logic (23)6.1.10 Macros (24)6.1.11 Comments (24)6.2 代码编写中容易出现的问题 (24)7. 同步数字电路设计技术 (27)7.1 设计的可靠性 (27)7.2 时序分析基础 (27)7.3 同步电路设计 (28)7.3.1 同步电路的优越性 (28)7.3.2 同步电路设计规则 (29)7.3.3 异步设计中常见问题及解决办法 (29)7.3.4 不建议使用的电路 (37)7.4 置位和复位信号处理 (38)7.5 时延电路处理 (38)7.6 全局信号处理 (38)7.7 时序设计的可靠性保障措施 (40)8. 基于VHDL的FPGA设计指导 (41)8.1 VHDL代码风格 (41)8.2 常见问题 (41)8.2.1 不可综合的代码 (41)8.2.2 采用std_logic以外的数据类型 (41)8.2.3 错误使用inout (42)8.2.4 产生不必要的Latch (42)8.2.5 同一个信号在两个或两个以上的process中赋值 (43)8.2.6 错误的使用变量或信号 (43)8.2.7 合理使用内部RAM (45)8.2.8 三态电路设计 (45)8.2.9 异步复位电路设计 (46)8.2.10 时钟电路设计 (47)8.3 设计技巧 (48)8.3.1 合理设计加法电路 (48)8.3.2 巧妙处理比较器 (50)8.3.3 选择IF语句和CASE语句 (50)8.3.4 减少关键路径的逻辑级数 (50)8.3.5 考虑资源共享 (50)8.3.6 流水结构(Pipelining) (53)8.3.7 组合逻辑和时序逻辑分离 (54)8.3.8 利用电路等价性“分配”延时 (54)8.3.9 复制电路,减少扇出,提高速度 (54)8.3.10 状态机编码及设计技巧 (54)8.4 与工艺相关的设计技巧(以Xilinx为例) (56)8.4.1 高效利用IOB (56)8.4.2 存储器的使用 (57)8.4.3 ................................................................................................... 错误!未定义书签。
FPGA开发入门教程
Altera FPGA开发入门教程目录目录第一章 Altera FPGA 开发流程概述 (1)1.1 你需要准备的 (1)1.2 Altera FPGA 基本开发流程 (1)第二章 QuartusII 软件安装教程 (4)第三章 完成第一个FPGA设计 (20)3.1 启动和建立QuartusII工程 (20)3.2 编辑我们的设计文件 (27)3.3 综合、布局布线 (30)3.4 引脚约束 (34)3.5 再次综合、布局布线 (37)第四章 配置FPGA (38)4.1 JTAG配置 (38)4.2 JIC烧写 (42)第一章Altera FPGA 开发流程概述本章介绍Altera FPGA的最基本最简单的开发流程，目的在于让您更直观了解FPGA开发设计过程，最快上手FPGA开发，最快找到感觉：-）1.1你需要准备的●兴趣无需多言，兴趣是最好的老师！●基本电路知识学习FPGA最好能懂一些模拟电路和数字电路的基础知识，比如知道什么是高电平、低电平、逻辑门、触发器、电阻电容、发光二极管等。
只需基本概念即可，不要求你是专家。
当然，如果你有单片机之类的开发经验，那会更好！●Verilog语言是的，我们用Verilog进行FPGA设计。
因为近年来，Verilog的使用率已经远远超过VHDL。
你不需要太精通Verilog的语法，但是你需要用硬件的思维来学习和使用Verilog。
在接下来的FPGA学习中，我们会反复强调这一点，以便带给你更深的体会。
●硬件平台纸上得来终觉浅。
一块优秀而又易用的入门级FPGA开发板，会祝您一臂之力！1.2A ltera FPGA 基本开发流程图1- 1展示了Altera FPGA的基本开发流程。
12图1- 1 Altera FPGA 基本开发流程这个流程可能是你看过类似教程中最简单的流程。
是的，为了让学者能直观了解FPGA 设计流程、快速入门，我们简化了一些东西，但它已经基本完整了。
华为fpga设计规范(Verilog Hdl)
FPGA设计流程指南前言本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。
编写本流程的目的是：●在于规范整个设计流程，实现开发的合理性、一致性、高效性。
●形成风格良好和完整的文档。
●实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。
●便于新员工快速掌握本部门FPGA的设计流程。
由于目前所用到的FPGA器件以Altera的为主，所以下面的例子也以Altera为例，工具组合为modelsim + LeonardoSpectrum/FPGACompilerII + Quartus，但原则和方法对于其他厂家和工具也是基本适用的。
目录1. 基于HDL的FPGA设计流程概述 (1)1.1 设计流程图 (1)1.2 关键步骤的实现 (2)1.2.1 功能仿真 (2)1.2.2 逻辑综合 (2)1.2.3 前仿真 (3)1.2.4 布局布线 (3)1.2.5 后仿真（时序仿真） (4)2. Verilog HDL设计 (4)2.1 编程风格（Coding Style）要求 (4)2.1.1 文件 (4)2.1.2 大小写 (5)2.1.3 标识符 (5)2.1.4 参数化设计 (5)2.1.5 空行和空格 (5)2.1.6 对齐和缩进 (5)2.1.7 注释 (5)2.1.8 参考C语言的资料 (5)2.1.9 可视化设计方法 (6)2.2 可综合设计 (6)2.3 设计目录 (6)3. 逻辑仿真 (6)3.1 测试程序（test bench） (7)3.2 使用预编译库 (7)4. 逻辑综合 (8)4.1 逻辑综合的一些原则 (8)4.1.1 关于LeonardoSpectrum (8)4.1.1 大规模设计的综合 (8)4.1.3 必须重视工具产生的警告信息 (8)4.2 调用模块的黑盒子（Black box）方法 (8)参考 (10)修订纪录 (10)1. 基于HDL的FPGA设计流程概述1.1 设计流程图说明：●逻辑仿真器主要指modelsim，Verilog-XL等。
第1章 FPGA开发简介-Altera FPGA系统设计实用教程(第2版)-李莉-清华大学出版社
下载电缆
ByteBlaster II
USB-Blaster
Ethernet Blaster
（1）完全符合设计人员的设计思路，从功能描述开 始，到物理实现的完成。
（2）设计更加灵活。 （3）设计易于移植和更改。 （4）易于进行大规模、复杂电路的设计实现。 （5）设计周期缩短。
1.4.2 典型FPGA开发流程
电路功能设计
设计输入
编译 综合
功能仿真
FPGA适配（布局布线）
时序仿真
配置
硬件环境要求高，软件投资大，通用性强，不面向具体 公司的PLD器件。
PLD制造厂商开发的专用软件工具则具有硬件环境要求 低，软件投资小的特点，并且很多PLD厂商的开发工具 是免费提供的，因此其市场占有率非常大；缺点是只针 对本公司的PLD器件，有一定的局限性。
1.4 基于FPGA的开发流程
1.4.1 FPGA设计方法概论 FPGA的设计方法属于自上而下的设计方法
第1章 FPGA开发简介
1.1 可编程逻辑器件概述 1.2 FPGA芯片 1.3 FPGA开发工具 1.4 基于FPGA的开发流程
1.1 可编程逻辑器件概述
可编程逻辑器件（Programmable Logic Device，简
称PLD）
可编程逻辑器件
PLD
低密度 PLD
高密度 PLD
PROM
PLA
PAL
GAL
EPLD CPLD FPGA
70年代初
70年代末 80年代初
80年代中期
80年代中期 及以后
图1-1 PLD器件的发展流程
低密度PLD的基本结构参考图
输入项 乘积项
或项
输
输
1、Altera Quartus II 教程(基于Altera DE2板和原理图设计)
1
美国半导体行业协会（SIA）所划分的世界主要地区的 FPGA 消费情况。总的来说，目前及今 后相当长的一段时间内，FPGA 市场将保持稳定增长，并且高于半导体行业的平均水平。
FPGA 的基本特点主要有： ● 采用 FPGA 设计 ASIC 电路，用户不需要
投片生产，就能得到合用的芯片； ● FPGA 可做其它全定制或半定制 ASIC 电
课程的任务 利用数字电路课程中所学的知识，采用原理图的方式设计具有某种功能要求的数字电
路。将所设计的电路在 Altera 公司的一款可编程数字逻辑器件（一种 FPGA 器件，Altera 公 司 DE2 板上的核心器件）上实现，并配合 DE2 板上的与 FPGA 相连的外围器件，实现给定功 能要求的硬件电路。其中从设计输入到最终的硬件实现的整个过程，都在 Altera 公司的集成 开发软件 Quartus II 下完成。
一、FPGA 简介
FPGA 是英文 Field Programmable Gate Array 的缩写，即现场可编程门阵列，是一种大规 模数字器件，它可由用户编程实现特定的数字电路功能（而不必通过厂家进行掩膜编程）。 FPGA 是在 PAL、GAL、EPLD 等可编程逻辑器件（PLD，这个缩写有时指全部的可编程逻 辑器件，有时也特指那些规模小且可以单片使用的器件）的基础上进一步发展的产物，20世 纪80年代中期，为了弥补当时小规模 PLD 器件的不足，Altera 和 Xilinx 公司分别推出了类似 于 PAL 结构的扩展性 CPLD（Complex Programmable Logic Device）和类似于标准门阵列的 FPGA，它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点，可实现较大 规模的电路，编程也很灵活。与专用集成电路 ASIC（Application Specific IC）相比，它们则 可以被视为一种半定制电路，解决了定制电路的设计制造投入及研发周期等方面的不足。
美国半导体行业协会（SIA）所划分的世界主要地区的 FPGA 消费情况。总的来说，目前及今 后相当长的一段时间内，FPGA 市场将保持稳定增长，并且高于半导体行业的平均水平。
FPGA 的基本特点主要有： ● 采用 FPGA 设计 ASIC 电路，用户不需要
投片生产，就能得到合用的芯片； ● FPGA 可做其它全定制或半定制 ASIC 电
课程的任务 利用数字电路课程中所学的知识，采用原理图的方式设计具有某种功能要求的数字电
路。将所设计的电路在 Altera 公司的一款可编程数字逻辑器件（一种 FPGA 器件，Altera 公 司 DE2 板上的核心器件）上实现，并配合 DE2 板上的与 FPGA 相连的外围器件，实现给定功 能要求的硬件电路。其中从设计输入到最终的硬件实现的整个过程，都在 Altera 公司的集成 开发软件 Quartus II 下完成。
一、FPGA 简介
FPGA 是英文 Field Programmable Gate Array 的缩写，即现场可编程门阵列，是一种大规 模数字器件，它可由用户编程实现特定的数字电路功能（而不必通过厂家进行掩膜编程）。 FPGA 是在 PAL、GAL、EPLD 等可编程逻辑器件（PLD，这个缩写有时指全部的可编程逻 辑器件，有时也特指那些规模小且可以单片使用的器件）的基础上进一步发展的产物，20世 纪80年代中期，为了弥补当时小规模 PLD 器件的不足，Altera 和 Xilinx 公司分别推出了类似 于 PAL 结构的扩展性 CPLD（Complex Programmable Logic Device）和类似于标准门阵列的 FPGA，它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点，可实现较大 规模的电路，编程也很灵活。与专用集成电路 ASIC（Application Specific IC）相比，它们则 可以被视为一种半定制电路，解决了定制电路的设计制造投入及研发周期等方面的不足。
Quartus II 9.1 使用教程 ALTERA FPGA 入门教程
添加脚本文件到工程
查看管脚是否指定成功（此过程可以忽略） 路径：Assignments->Pins
重新编译
用JTAG模式，直接下载程序到FPGA运行 掉电后程序不保存
掉电存储方式 将程序下载到EPCS存储芯片
见 “使用JTAG下载EPCS器件的方法.pdf”
tcl脚本文件tcl脚本文件?指定系统时钟输入管脚从l1输入?setlocationassignmentpinl1tosysclk?指定复位信号输入管脚从u12输入?setlocationassignmentpinu12torstn??指定led灯闪动信号从d15e14c14d14输出?setlocationassignmentpind15toled0?setlocationassignmentpine14toled1?setlocationassignmentpinc14toled2?setlocationassignmentpind14toled3?点亮led灯设计流程点亮led灯设计流程?打开quartusii软件?新建工程文件?编辑led灯hdl文件?添加tcl脚本文件?编译程序?用jtag直接下载到fpga运行?用jtag下载到epcs运行新建工程文件新建工程文件输入工程名输入工程名选择目标板fpga型号选择目标板fpga型号选择filenewvhdlfile新建hdl文件选择filenewvhdlfile新建hdl文件编辑文本并作必要注释跟工程文件保存同一文件夹编辑文本并作必要注释跟工程文件保存同一文件夹编译工程编译工程代码有错编译器提示错误代码有错编译器提示错误修改错误图示
广州邦讯信息系统有限公司 FPGA培训教程
liuts 2011-8
Quartus II 9.1 使用教程
第6章Altera公司FPGA的配置
JTAG模式可以完成对单个APEXⅡ、APEX20K、 Mercury、ACEX1K、FLEX10K或 FLEX6000系列器件 的配置，配置电路如图6.4所示。
图6.4 JTAG模式单个器件的配置电路
（1）JTAG模式单个器件的配置电路设计
图6.4中，器件的配置是通过JTAG引脚端TCK、 TMS、TDI和TDO完成的。上拉电阻应该连接到电 缆的电源，APEX20KE、APEX20KC系列器件所有的 上拉电阻均为10kΩ。采用144引脚TQFP封装的 FLEX10K器件没有TRST信号脚，此时TRST信号可 以忽略。nCONFIG、MSELO、MSEL1引脚端应采用 支持非JTAG配置模式的方式连接，如果仅仅使用 JTAG配置模式，则nCONFIG引脚端应连接到VCC， MSELO和MSELI引脚端应连接到地。 MasterBlaster电缆驱动器的参考电压VIO应与器 件的VCCIO匹配。
ByteBlaster与PC机并口相连的是25针插头，在PS模 式下和在JTAG模式下的引脚信号名称是不同的，如表6.1 所示。
图6.1 ByteBlaster与PC并口连接示意图
ByteBlaster与FPGA应用电路PCB电路板相连 的是10针插座，在PS模式下和在JTAG模式下的引 脚信号名称如表6.2所示。注意：PCB板必须给下 载电缆提供电源VCC和信号地GND。
（3）电缆线
ByteBlaster的电缆线一般使用扁平电缆， 长度不超过30cm，否则带来干扰、反射及信号过 冲问题，引起数据传输错误，导致下载失败。如 果PC机并行口与PCB电路板距离较远，需要加长 电缆，则可在PC机并行口和ByteBlaster电缆之 间加入一根并行口连接电缆。
（4）PCB电路板上的10针连接插头
图6.4 JTAG模式单个器件的配置电路
（1）JTAG模式单个器件的配置电路设计
图6.4中，器件的配置是通过JTAG引脚端TCK、 TMS、TDI和TDO完成的。上拉电阻应该连接到电 缆的电源，APEX20KE、APEX20KC系列器件所有的 上拉电阻均为10kΩ。采用144引脚TQFP封装的 FLEX10K器件没有TRST信号脚，此时TRST信号可 以忽略。nCONFIG、MSELO、MSEL1引脚端应采用 支持非JTAG配置模式的方式连接，如果仅仅使用 JTAG配置模式，则nCONFIG引脚端应连接到VCC， MSELO和MSELI引脚端应连接到地。 MasterBlaster电缆驱动器的参考电压VIO应与器 件的VCCIO匹配。
ByteBlaster与PC机并口相连的是25针插头，在PS模 式下和在JTAG模式下的引脚信号名称是不同的，如表6.1 所示。
图6.1 ByteBlaster与PC并口连接示意图
ByteBlaster与FPGA应用电路PCB电路板相连 的是10针插座，在PS模式下和在JTAG模式下的引 脚信号名称如表6.2所示。注意：PCB板必须给下 载电缆提供电源VCC和信号地GND。
（3）电缆线
ByteBlaster的电缆线一般使用扁平电缆， 长度不超过30cm，否则带来干扰、反射及信号过 冲问题，引起数据传输错误，导致下载失败。如 果PC机并行口与PCB电路板距离较远，需要加长 电缆，则可在PC机并行口和ByteBlaster电缆之 间加入一根并行口连接电缆。
（4）PCB电路板上的10针连接插头
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1 建立库
UI) 从主菜单里面: Design -> Create a New Library
Cmd) 从main, 记录窗口:
ModelSim> vlib <库名>
36
用ModelSim作功能仿真(4)
2 映射库到物理目录
UI) 从主菜单: Design -> Browse Libraries Design -> Create a New Library
10
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sunburst-design/papers/ Verilog Coding Styles For Improved Simulation Efficiency State Machine Coding Styles for Synthesis Synthesis and Scripting Techniques for Designing MultiAsynchronous Clock Designs Synchronous Resets? Asynchronous Resets? I am so confused!
• 掌握FPGA的时序约束 • 了解FPGA的设计原则
3
提纲
• FPGA概要 • FPGA的设计流程
• 用Modelsim进行仿真和调试 • 用Quartus II进行时序分析、综合等
• FIR滤波器的设计实例
4
FPGA概要
5
FPGA的优点
集成度高，可以替代多至几千块通用IC芯片
极大减小电路的面积，降低功耗，提高可靠性
• 减少电子系统的开发风险和开发成本 • 缩短上市时间（time to market） • 通过在系统编程、远程在线重构等技术降低维护升级成本
• 系统的原型实现＋ASIC的原型验证
ASIC常用FPGA进行原型机验证
7
CPLD与FPGA的区别
内部结构 程序存储 资源类型 集成度 使用场合 速度 其他资源 保密性
具有完善先进的开发工具
提供语言、图形等设计方法，十分灵活 通过仿真工具来验证设计的正确性
可以反复地擦除、编程，方便设计的修改和升级 灵活地定义管脚功能，减轻设计工作量，缩短系统开发时间
布局布线容易，设计过程相当于只有ASIC设计的前端
研发费用低
不需要投片费用
6
FPGA的应用前景
• 通信、控制、数据计算等领域得到了广泛的应用
• OEM版本允许Verilog仿真 或者 VHDL 仿真
❖ ModelSim/SE
• 首要的版本，能混合仿真Verilog 和 VHDL
❖ ModelSim/XE
• OEM版,包含Xilinx公司的库文件
❖ ModelSim/AE
• OEM版,包含Altera公司的库文件
31
ModelSim产品简介（2）
ModelSim 用户界面
main主窗口:
structure结构窗口
process处理窗口
:
Signal&variable信号 和变量窗口
dataflow数据流窗口
source源窗口
Wave&list 波形和列表窗口
32
ModelSim的用途
1. RTL 仿真（功能仿真） ❖ 验证设计HDL的基本逻辑功能,属于最基本的验证 ❖ 仿真速度最快
将生成的二进制配置文件下载到FPGA上，进行实际的功能 和时序的测试；
Altera （.sof文件） Xlinx (.bit 文件)，
由于FPGA常常是作为整个系统一部分，因此还应该将FPGA 放到整个系统中进行验证，整个系统工作正常，才算完成 了开发过程。
28
用ModelSim 仿真
29
内容
16
FPGA设计流程
时序分析
tclk
- Verify Performance Specifications
Were Met
- Static Timing Analysis
门级仿真 - Timing Simulation - Verify Design Will Work in Target
Technology
13
FPGA的设计流程
• FPGA的设计流程 • 用ModelSim进行仿真 • 用Quartus II进行综合和时序分析 • 用Quartus II进行布局布线、调试和下载
14
15
FPGA设计流程
Design Specification
LE M512
M4K
I/O
Design Entry/RTL Coding - Behavioral or Structural Description of
❖ 用户界面 (UI) • 能接受菜单输入和命令行输入
❖ 批处理模式 • 从DOS或UNIX命令行运行批处理文件
34
用ModelSim作功能仿真(2)
基本仿真步骤： 1 建立库 2 映射库到物理目录 3 编译源代码
- 所有的HDL代码必须被编译 4 启动仿真器 5 执行仿真
35
用ModelSim作功能仿真(3)
逻辑综合器
EDIF网表 （netlist）
调用模块 的
综合模型
设置布局 布线约束
条件
FPGA厂家工具
下载/编程 文件
HDL网表
SDF文件
（netlist） 的设计方法可以帮助设计满 足它们的时序目标
25
门级仿真
FPGA厂家工具
测试数据
HDL 网表 （netlist）
Constraints - Synplify, Quartus II
布局布线 - Map Primitives to Specific Locations inside Target Technology with Reference to Area & Performance Constraints
2. 门级仿真 ❖ 采用综合软件综合后生成的门级网表 ❖ 不带有布局布线后产生的时序信息
3. 时序仿真（后仿真） ❖ 在门级仿真的基础上加入时延文件“.sdf”文件 ❖ 速度很慢，需要很长时间
33
用ModelSim作功能仿真(1)
ModelSim 的实现方法：
❖ 交互式的命令行 (Cmd) • 利用控制台的命令行
alteraFPGA的设计流程
单击此处添加副标题内容
Altera FPGA的设计流程
贺光辉
清华大学电子工程系
2
目标
• 掌握FPGA的标准设计流程和工具
• 用Modelsim进行功能级仿真并诊断RTL Code • 用Quartus II做设计综合和布局布线 • 用FPGA Mega-functions做设计 • 返标SDF并运行门级的仿真
20
功能仿真
• 对逻辑功能进行验证： • 不考虑时序问题，认为门都是理想门，没有延时； • 详细一些的可以认为门延时都是一样，而忽略互连 线的延时。
调用模块的
行为仿真模 型
RTL代码
测试程序 （test
bench）
测试数据
逻辑仿真器
21
逻辑综合
• 通过映射和优化，把逻辑设计描述转换为和物理实现 密切相关的工艺网表：
• Device Delays • Interconnect Delays • Port Delays • Path Delays • Timing Checks • Can be Back-annotated to a Design for Accurate Model of Delays
27
物理验证
CPLD Product－term 内部EEPROM 组合电路资源丰富
低 完成控制逻辑
慢 － 可加密
FPGA Look－up Table SRAM，外挂EEPROM 触发器资源丰富
高 能完成比较复杂的算法
快 EAB（嵌入式逻辑块），锁相环 一般不能保密
8
CPLD还是FPGA ？
• 复杂组合逻辑：CPLD
SDF文件 （标准延时格式）
FPGA基本 单元仿真
模型
测试程序 (test bench)
逻辑仿真器
26
SDF 文件
• Industry Standard Format • Automatically Generated When You Compile a
Design (Output File with Extension .sdo) • Contain Timing Information
• 模块的基本划分和功能定义： • 每个模块应该完成的功能； • 模块之间的接口定义； • 模块间通讯的问题一定要考虑好，硬件通信的成本一般 比较大。
18
设计的整体规划
设计规模的初步估计，大致应该选择哪一层次的芯片； 设计时序的宏观规划：
频率和时钟结构； 可能的关键路径，着重优化；
模块的进一步细化，考虑可重用性等的规划：
Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill!
11
FPGA的设计流程
12
目标
• 完成本单元的学习后你将会 • 列出FPGA设计过程的步骤（以Altera的FPGA为设计 例子） • 用缺省的软件选项来实现一个FPGA的设计 • Quaturs II • Modelsim
Design
RTL仿真 - Functional Simulation (Modelsim®,
Quartus II) - Verify Logic Model & Data Flow (No Timing Delays)
综合 - Translate Design into Device Specific Primitives - Optimization to Meet Required Area & Performance
UI) 从主菜单里面: Design -> Create a New Library
Cmd) 从main, 记录窗口:
ModelSim> vlib <库名>
36
用ModelSim作功能仿真(4)
2 映射库到物理目录
UI) 从主菜单: Design -> Browse Libraries Design -> Create a New Library
10
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• 掌握FPGA的时序约束 • 了解FPGA的设计原则
3
提纲
• FPGA概要 • FPGA的设计流程
• 用Modelsim进行仿真和调试 • 用Quartus II进行时序分析、综合等
• FIR滤波器的设计实例
4
FPGA概要
5
FPGA的优点
集成度高，可以替代多至几千块通用IC芯片
极大减小电路的面积，降低功耗，提高可靠性
• 减少电子系统的开发风险和开发成本 • 缩短上市时间（time to market） • 通过在系统编程、远程在线重构等技术降低维护升级成本
• 系统的原型实现＋ASIC的原型验证
ASIC常用FPGA进行原型机验证
7
CPLD与FPGA的区别
内部结构 程序存储 资源类型 集成度 使用场合 速度 其他资源 保密性
具有完善先进的开发工具
提供语言、图形等设计方法，十分灵活 通过仿真工具来验证设计的正确性
可以反复地擦除、编程，方便设计的修改和升级 灵活地定义管脚功能，减轻设计工作量，缩短系统开发时间
布局布线容易，设计过程相当于只有ASIC设计的前端
研发费用低
不需要投片费用
6
FPGA的应用前景
• 通信、控制、数据计算等领域得到了广泛的应用
• OEM版本允许Verilog仿真 或者 VHDL 仿真
❖ ModelSim/SE
• 首要的版本，能混合仿真Verilog 和 VHDL
❖ ModelSim/XE
• OEM版,包含Xilinx公司的库文件
❖ ModelSim/AE
• OEM版,包含Altera公司的库文件
31
ModelSim产品简介（2）
ModelSim 用户界面
main主窗口:
structure结构窗口
process处理窗口
:
Signal&variable信号 和变量窗口
dataflow数据流窗口
source源窗口
Wave&list 波形和列表窗口
32
ModelSim的用途
1. RTL 仿真（功能仿真） ❖ 验证设计HDL的基本逻辑功能,属于最基本的验证 ❖ 仿真速度最快
将生成的二进制配置文件下载到FPGA上，进行实际的功能 和时序的测试；
Altera （.sof文件） Xlinx (.bit 文件)，
由于FPGA常常是作为整个系统一部分，因此还应该将FPGA 放到整个系统中进行验证，整个系统工作正常，才算完成 了开发过程。
28
用ModelSim 仿真
29
内容
16
FPGA设计流程
时序分析
tclk
- Verify Performance Specifications
Were Met
- Static Timing Analysis
门级仿真 - Timing Simulation - Verify Design Will Work in Target
Technology
13
FPGA的设计流程
• FPGA的设计流程 • 用ModelSim进行仿真 • 用Quartus II进行综合和时序分析 • 用Quartus II进行布局布线、调试和下载
14
15
FPGA设计流程
Design Specification
LE M512
M4K
I/O
Design Entry/RTL Coding - Behavioral or Structural Description of
❖ 用户界面 (UI) • 能接受菜单输入和命令行输入
❖ 批处理模式 • 从DOS或UNIX命令行运行批处理文件
34
用ModelSim作功能仿真(2)
基本仿真步骤： 1 建立库 2 映射库到物理目录 3 编译源代码
- 所有的HDL代码必须被编译 4 启动仿真器 5 执行仿真
35
用ModelSim作功能仿真(3)
逻辑综合器
EDIF网表 （netlist）
调用模块 的
综合模型
设置布局 布线约束
条件
FPGA厂家工具
下载/编程 文件
HDL网表
SDF文件
（netlist） 的设计方法可以帮助设计满 足它们的时序目标
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门级仿真
FPGA厂家工具
测试数据
HDL 网表 （netlist）
Constraints - Synplify, Quartus II
布局布线 - Map Primitives to Specific Locations inside Target Technology with Reference to Area & Performance Constraints
2. 门级仿真 ❖ 采用综合软件综合后生成的门级网表 ❖ 不带有布局布线后产生的时序信息
3. 时序仿真（后仿真） ❖ 在门级仿真的基础上加入时延文件“.sdf”文件 ❖ 速度很慢，需要很长时间
33
用ModelSim作功能仿真(1)
ModelSim 的实现方法：
❖ 交互式的命令行 (Cmd) • 利用控制台的命令行
alteraFPGA的设计流程
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Altera FPGA的设计流程
贺光辉
清华大学电子工程系
2
目标
• 掌握FPGA的标准设计流程和工具
• 用Modelsim进行功能级仿真并诊断RTL Code • 用Quartus II做设计综合和布局布线 • 用FPGA Mega-functions做设计 • 返标SDF并运行门级的仿真
20
功能仿真
• 对逻辑功能进行验证： • 不考虑时序问题，认为门都是理想门，没有延时； • 详细一些的可以认为门延时都是一样，而忽略互连 线的延时。
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21
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8
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• 复杂组合逻辑：CPLD
SDF文件 （标准延时格式）
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模型
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26
SDF 文件
• Industry Standard Format • Automatically Generated When You Compile a
Design (Output File with Extension .sdo) • Contain Timing Information
• 模块的基本划分和功能定义： • 每个模块应该完成的功能； • 模块之间的接口定义； • 模块间通讯的问题一定要考虑好，硬件通信的成本一般 比较大。
18
设计的整体规划
设计规模的初步估计，大致应该选择哪一层次的芯片； 设计时序的宏观规划：
频率和时钟结构； 可能的关键路径，着重优化；
模块的进一步细化，考虑可重用性等的规划：
Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill!
11
FPGA的设计流程
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目标
• 完成本单元的学习后你将会 • 列出FPGA设计过程的步骤（以Altera的FPGA为设计 例子） • 用缺省的软件选项来实现一个FPGA的设计 • Quaturs II • Modelsim
Design
RTL仿真 - Functional Simulation (Modelsim®,
Quartus II) - Verify Logic Model & Data Flow (No Timing Delays)
综合 - Translate Design into Device Specific Primitives - Optimization to Meet Required Area & Performance