电子秒表实验报告

电 子 科 技 大 学

《数字秒表课程设计》

姓 名: xxx

学 号：

学 院：

指导老师：xx

摘要

EDA技术作为电子工程领域的一门新技术，极大的提高了电子系统设计的效率和可靠性。文中介绍了一种基于FPGA在ISE10.1软件下利用VHDL语言结合硬件电路来实现数字秒表的功能的设计方法。采用VHDL硬件描述语言， 运用ModelSim等EDA仿真工具。该设计具有外围电路少、集成度高、可靠性强等优点。 通过数码管驱动电路动态显示计时结果。给出部分模块的VHDL源程序和仿真结果,仿真结果表明该设计方案的正确,展示了VHDL语言的强大功能和优秀特性。

关键词：FPGA, VHDL, EDA, 数字秒表

目录

第一章 引言 ........................................................................................................................................ 4

第二章 设计背景 ................................................................................................................................ 5

2.1 方案设计 ............................................................................................................................... 5

2.2 系统总体框图........................................................................................................................ 5

华中科技大学

《电子线路设计、测试与实验》实验报告

实验名称： 用EDA技术设计多功能数字钟

院（系）： 电子信息与通信学院

专业班级：

姓名：

学号：

时间：

地点：

实验成绩：

指导教师：

2018 年 3 月 27 日 一. 实验任务及要求

基本要求：电子秒表

1)可计时的范围0.00s~99.99s（显示用七段数码管，显示小数点）。

2)能够暂停，能够在计时结束使用灯光或者声音报警提示。

提高要求: PWM波产生器

1)可输出占空比按10%递进的PWM波（示波器测量查看）。

二.实验条件

实验板:Nexys4 DDR

实验软件:ISE14.7,ModelSim

三.预习要求

1.NEXYS 4 DDR开发板说明 。

2.有限状态机。

3.数码管扫描显示。

四.实验原理

1.电子秒表

设计框图

电子时钟stopwatch.v(主程序)counter10.v(计数器)Divider.v(分频器)SEG7_LUT.v(数码管显示)模块分析

1)分频模块(Divider.v)

将系统给定的100MHZ 的频率通过分频模块变成100Hz 的clk(用来计时)和4000Hz的clk_seg(用来扫描数码管)。

代码如下：

原理:输入的100MHz 的信号为CLK_100MHz，每当CLK_100MHz 上升沿来时，Count_DIV 计数加1，且每当Count_DIV =100M/(2*100)=0.5M 时，CLK_Out取反一次并且Count_DIV <=0，这样会得到一个100Hz 的信号。

当需要得到4000Hz的clk_seg时，在顶层模块中修改parameter OUT_Freq=4000;这样，每当Count_DIV=100M/(2*4000)=12500时，CLK_Out取反一次并且Count_DIV <=0，这样会得到一个4000Hz 的信号。

在主程序中修改参数如下:

实 验 报 告

系别 信工系 专业 班级 姓名 学号

课题名称:

简易秒表设计

实验目的：

1、 熟悉Keil C51软件的使用方法及proteus仿真软件的使用；

2、 综合运用所学的理论知识（数码管、按键）,通过实践加强对所学知识的理解，具备设计单片机应用系统的能力。

3、 通过本次试验，增强自己的动手能力。认识单片机在日常生活中的应用的广泛性,实用性。

设计要求：

制作简易秒表，用三个按键分别实现秒表的启动、停止与复位，利用两位共阴级的数码管显示时间。

设计思路：

硬件设计：数码管部分采用2位共阴极的数码管,在P0口接上拉电阻,公共端低电平扫描.按键电路部分，将按键一侧与单片机任一I/O口相连.

软件设计：模块化思想，使用定时器T0的工作方式1,编写显示子程序,延时子程序,初始化程序，主程序设计时注意按键消抖。

原理图：

源代码：

#include〈reg51。h>

#define uint unsigned int

＃define uchar unsigned char

sbit key1=P3^0; //定义”启动"按钮

sbit key2=P3^1; //定义"停止"按钮

sbit key3=P3^2； //定义"复位"按钮

sbit wei1=P2^6； //定义位选

sbit wei2=P2^7;

uchar aa；uchar temp;uchar shi；uchar ge;

uchar code table[]={

0x3f,0x06，0x5b,0x4f,0x66,0x6d,0x7d,0x07,

0x7f，0x6f,0x77，0x7c,0x39,0x5e,0x79,0x71｝； //共阴极数码真值表

void delay（uint z）

《EDA课程设计——秒表》

题 目 数字秒表

学 院 信息学院

专 业 电子信息工程

班 级 11电子A

姓 名 朱彦杰

学 号

指导教师 凌朝东

课题名称 秒表 完成时间 11.28

指导教师 凌朝东 学生姓名 朱彦杰 班 级 11电子A

总体设计要求和技术要点

设计要求：

5. 秒表，难度系数0.9

要求：计时范围为0∼59 分59 秒，精度为百分之一秒；能同时显示分秒信息（LED 数码管）。

技术要点：

1．利用VHDL语言设计基于计算机电路中时钟脉冲原理的数字秒表。该秒表计时范围为0秒~59分59.99秒，显示的最长时间为59分59秒，计时精度为10毫秒以内，具有复位功能。

2.秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出。

一、系统组成模块连接图和系统框图

- 3 - 二、模块器件及其程序

1、分频模块及其程序

本模块实现脉冲分频，本实验使用的EP2C5T144C8的频率计进行50MHz分频产生100HZ的脉冲。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY fenpin IS

PORT ( CLK: IN STD_LOGIC; OUTCLK: out std_logic );

END fenpin;

ARCHITECTURE behav OF fenpin IS

BEGIN

PROCESS( CLK )

variable cnt:integer range 0 to ;