《EDA 技术实用教程》部分习题解答
习题四
习题 4-5 列表详细说明 MAX+plusII 中 prim.mf 和 mega_lpm 库中的内容和用法。
答：prim：基本的元件
mf：主要是 74 系列芯片的逻辑元件
mega_lpm：参数可定制的复杂逻辑元件
⊕习题 4-7 用 74139 组成一个 5-24 线译码器。
解：共使用 3 片 74139 作 6 个 2-4 译码
图
习题 4-8 用 74283 加法器和逻辑门设计实现一位 8421BCD 码加法器电路，输入输出均是 BCD 码，CI 为
低位的进位信号，CO 为高位的进位信号，输入为两个 1 位十进制数 A，输出用 S 表示。
解：如果二进制的和大于 9，需要再加上 6 来补成 BCD 码 2
第 1 章 概述
图
习题 4-9 设计一个 7 人表决电路，参加表决者 7 人，同意为 1，不同意为 0，同意者过半则表决通过，绿
指示灯亮；表决不通过则红指示灯亮。
解：方法有多种，仅举一例。
有多个 1 位全加器构成。
图
其中 1 位全加器的原理图如下：
图 1 位全加器
第 1 章 概述 3
习题 4-10 使用 prim 和 mf 库中的元件设计一个周期性产生二进制序列 01001011001 的序列发生器，用移
位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。
解：给出一种解法
习题 4-11 用 D 触发器设计 3 位二进制加法计数器。
解：注意 D 触发器级联时应取非端，否则只能作分频器
下图是异步计数器方式，同步计数器方式请读者自行考虑
习题 4-12 用 D 触发器构成按循环码(000->001->011->111->101->100->000)规律工作的六进制同步计数
器。
解：用同步计数器来实现。（事实上要求设计的是一个袼雷码计数器）
考虑不同状态时，对应的 DFF 输入端的值：
13-1进程有哪几种主要类型？不完全组合进程是由什么原因引起的？有什么特点？如何避免？
解：两种：
（1） begin
顺序语句
end process
（2） begin
wait 语句；
顺序语句 end process
两个的主要不同就在于敏感信号的不同
13-2比较CASE语句与WITH_SELECT语句，叙述它们的异同点。并用WITH_SELECT_WHEN语句描述4个16位至1个16位输出的4选1多路选择器。
答：①相同点：CASE语句中各子句的条件不能有重叠，必须包容所有的条件；WITH_SECLECT语句也不允许选择值有重叠现象，也不允许选择值涵盖不全的情况。另外，两者对子句各选择值的测试都具有同步性，都依赖于敏感信号的变化。
不同点：CASE语句只能在进程中使用，至少包含一个条件语句，可以有多个赋值目标；WITH_SECLECT语句根据满足的条件，对信号进行赋值，其赋值目标只有一个，且必须是信号。
②LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY mux IS
PORT( dina : IN STD_LOGIC_VECTOR(0 to 15);
dinb : IN STD_LOGIC_VECTOR(0 to 15); dinc :
IN STD_LOGIC_VECTOR(0 to 15); dind : IN
STD_LOGIC_VECTOR(0 to 15);
sel: IN STD_LOGIC_VECTOR(0 to 1);
dout : OUT STD_LOGIC_VECTOR(0 to 15));
END mux;
ARCHITECTURE rtl OF mux IS
BEGIN
with sel select
dout<=dina WHEN "00",
《EDA技术实用教程（第五版）》习题答案（第1~10章） 潘
《eda技术实用教程（第五版）》习题答案（第1~10章）--潘
EDA技术实践课程练习（第五版）
1习题
1-1 EDA技术与ASIC设计和FPGA开发之间的关系是什么？FPGA在ASIC设计中的用途是什么？p3~4
eda技术与asic设计和fpga开发有什么关系？答：利用eda技术进行电子系统设计的最后目标是完成专用集成电路asic的设计和实现；fpga和cpld是实现这一途径的主流器件。fpga和cpld的应用是eda技术有机融合软硬件电子设计技术、soc（片上系统）和asic设计，以及对自动设计与自动实现最典型的诠释。
FPGA在ASIC设计中的用途是什么？答：FPGA和CPLD通常也被称为可编程专用IC或可编程ASIC。FPGA实现了ASIC设计的现场可编程器件。1-2与软件描述语言相比，VHDL有哪些特点？p4~6
答：编译器将软件程序翻译成基于某种特定cpu的机器代码，这种代码仅限于这种cpu而不能移植，并且机器代码不代表硬件结构，更不能改变cpu的硬件结构，只能被动地为其特定的硬件电路结构所利用。
合成器转换VHDL程序的目标是底层电路结构网表文件，它符合VHDL设计过程
序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将vhdl(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
L-3什么是合成？什么类型的？综合在电子设计自动化中的地位是什么？p6
什么是综合?答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
EDA技术期末复习题
1．结构体中包含了四类功能描述语句：语句、______________语句、子程序调用语句和语句。(P304)
2. 下列关于程序包的用法正确的是: ________ (P319)
A、一个程序包中只能包含常数说明，VHDL数据类型说明，元件定义和子
程序这几种结构之一或他们中的几种
B、程序包首可以独立定义和使用
C、程序包结构中，必须同时含有程序包首和程序包体
D、一个完整的程序包中，程序包首名和程序包体名可以不是同一个名字
3. 参数传递说明语句以关键词引导一个类属参量表，通常在实体中
的位置处于语句之前。(P300-301)
4. 下列逻辑操作符中哪个的优先级最高：_______。
A. AND
B. OR
C. NOT
D. XOR
5. 下列关于操作符说法不正确的是:_______ (P333)
A、关系操作符的操作对象可以是VHDL中的任何数据类型构成的操作数
B、关系操作符的返回值是布尔类型数据
C、MOD和REM的操作数数据类型只能是整数，运算操作结果也是整数。
D、SLL是左移位操作，右边跟进的位补零
6. 下列说法正确的是: _______。(P332)
A、只有BIT型和整型数据可以参与加减运算。
B、操作符是有优先级别的，其中逻辑运算符的级别最低。 C、BIT 、BOOLEAN和STD_LOGIC可以进行逻辑运算
D、a nand b nand c 这串运算可以不加括号
7. 下列语句中，不属于并行语句的是：________
A、进程语句
B、CASE语句
C、元件例化语句
D、WHEN…ELSE…语句
8. 下列语句中，不属于顺序语句的是：_______。
A. WHEN…ELSE…语句
B. IF语句
C. LOOP语句
D. CASE语句
9. 以下关于VHDL中常量的声明正确的是________
A、Constant Width ：Integer=8；
