数电秒表仿真实验报告

课课程设计报告模拟秒表实验学生姓名：***指导教师：所在系：*****所学专业：**年级：*目录一．WinCE 简介： (3)二．构建CE运行时映像 (3)三． VB程序设计 (6)3.1基础界面设计 (6)3.2各按钮及组件功能实现 (6)3.2.1按钮START (6)3.2.2按钮STOP (7)3.2.3按钮JISHI1、JISHI2 (8)3.2.4 Timer控件 (9)四．手动启动 (9)五．实验任务安排 (10)六．参考资料文献 (10)模拟秒表设计一．WinCE 简介：Windows CE是微软为嵌入式设备打造的操作系统，而嵌入式设备可谓多种多样，这就要求CE操作系统必须是可定制的，所以微软将Windows CE设计为模块化的操作系统。

说简单点，我们可以把Windows CE想像成一盒积木，你可以用积木搭建出任何物体，但不一定要把所有的积木都用上。

可以看一下运行界面二．构建CE运行时映像1，启动VS2005，在VS2005IDE中选择File|New|Project命令进入New project对话框，选择platform builder for ce6.0,选择OSDESIGN,创建一个name***工程。

2，在board support packeges对话框中选择myemulatorbsp：armV4选项，下一步后添加相应控件，完成项目创建3，点击catalog items view 标签，在third-party\bsp文件夹下，选择myemulatorbsp:armV4控件，并添加相应控件。

4，选择Project|name***** properties命令进入***** property pages 对话框，展开configuration properties节点，并选择bulid options,在弹出的对话框中，在configuration 选择 active(mydeviceemulator release),在bulid options中选择相应的选项。

实验八秒表一、实验目的：1、了解数字秒表的工作原理。

2、进一步熟悉用VHDL语言编写驱动七段数码管的代码。

3、掌握VHDL编写中的一些小技巧。

二、实验要求：实现数字秒表功能，要求有分，秒，1%秒显示，该秒表能够随时控制启/停，清零重新计时功能。

三、实验原理秒表的工作原理与多功能数字电子钟大致相同，唯一不同的是，由于秒表的分辨率为0.01秒。

所以整个秒表的工作时钟是在100HZ的时钟信号下完成的。

假设该秒表的应用场合小于1小时，秒表的显示格式为mm~~ss~~xx(mm表示分钟：0~59；ss表示秒：0~~59；xx表示百分之一秒：0~~99)。

四、实验步骤1、用VHDL语言编写出秒表电路程序，通过QuartusII 进行编辑、编译、综合、适配、仿真测试。

给出其所有信号的时序仿真波形。

2、按实验要求锁定管脚，重新综合。

3、在EDA6000软件中建立实验模式。

4、下载设计文件，硬件验证秒表工作性能。

五、实验结果1、调试的过程记录在仿真图正确后开始用EDA6000进行检验，所有的管脚都连接好后，通入100Hz的脉冲，秒表开始工作2、实验结果经过调试得到了正常工作的秒表，每一个环节的跳转过程都是正常的最终的波形图：3、实验程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity stopwatch isport(clk,rst,en:in std_logic;minh,minl,sech,secl,msh,msl:out std_logic_vector(3 downto 0)); end entity;architecture behav of stopwatch issignal minhi,minli,sechi,secli,mshi,msli:std_logic_vector(3 downto 0); signal clk1,clk2:std_logic;beginprocess(clk,en,rst)beginif rst='1' then mshi<="0000";msli<="0000";elsif clk'event and clk='1' thenif en='1' thenif (mshi="1001" and msli="1001") thenmshi<="0000";msli<="0000";clk1<='1';elsif msli="1001" thenmsli<="0000"; mshi<=mshi+1;else msli<=msli+1;clk1<='0';end if;end if;end if;end process;process(clk1,en,rst)beginif rst='1' then sechi<="0000";secli<="0000";elsif clk1'event and clk1='1' thenif en='1' thenif (sechi="0101" and secli="1001") thensechi<="0000";secli<="0000";clk2<='1';elsif secli="1001" thensecli<="0000"; sechi<=sechi+1;else secli<=secli+1;clk2<='0';end if;end if;end if;end process;process(clk2,en,rst)beginif rst='1' then minhi<="0000";minli<="0000";elsif clk2'event and clk2='1' thenif en='1' thenif (minhi="0101" and minli="1001") thenminhi<="0000";minli<="0000";elsif minli="1001" thenminli<="0000"; minhi<=minhi+1;else minli<=minli+1;end if;end if;end if;end process;msh<=mshi;msl<=msli;sech<=sechi;secl<=secli;minh<=minhi;minl<=minli; end behav;。

姓名班级学号实验日期节次教师签字成绩基于BASYS2开发板的记忆秒表设计一、实验目的1、熟悉基于Verilog HDL语言输入方式的数字电路的设计方法。

2、掌握基于FPGA的设计流程。

3、熟悉BASYS2开发板的使用方法。

4、熟悉Xilinx ISE软件的使用方法。

5、培养自己独立自主设计并完成实验的能力。

二、总体设计方案或技术路线本实验利用BASYS2开发板的已有资源来进行设计实验，并用Xilinx ISE软件来编写和综合Verilog代码。

总体设计方案是设计一个带有记忆功能的秒表。

具体而言，该秒表通过BASYS2开发板的50M的时钟进行分频计时，最大计时时间为99.99s，用4位数码管动态显示计时时间，除了有基本的运行、暂停及复位清空功能，还有存储当前时间和查看存储时间的功能。

三、实验电路图BASYS2开发板原理图--数码管板上数码管为4位共阳极数码管，每段为低电平点亮，位选接了三极管增大驱动电流，同时为非逻辑，所以位选信号为低电平有效。

BASYS2开发板原理图--按键本实验用到了两个按键BTN0和BTN1，BTN0为复位按键，对应程序的clear信号，BTN1为存储按键，对应程序的btn[1]信号，按一次该按键数据存储一次，下一次按下时这一次存的数据将被替换掉。

BASYS2开发板原理图--开关本实验用到了两个开关SW7和SW1，SW7为运行、暂停开关，对应程序的sw[0]信号，开关打到上方为运行，下方为暂停，SW1为显示切换开关，对应程序的sw[1]信号，在计时暂停的前提下，将开关打到上方显示出存储的时间数据。

四、仪器设备名称、型号和技术指标硬件：BASYS2开发板软件：Xilinx ISE（编程）、Digilent Adept（下载）五、程序流程图六、程序源代码/////////////////////////////////////////////////////////程序文件`timescale 1ns / 1ps////////////////////////////////////////////////////////////////////////////////// // Company:// Engineer://// Create Date: 15:45:01 11/26/2014// Design Name:// Module Name: miaobiao// Project Name:// Target Devices:// Tool versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://///////////////////////////////////////////////////////////秒表的顶层模块module miaobiao(input wire clk,///////////////////////////////开发板系统时钟50MHzinput wire[1:0] btn,////////////////////////两个按键：[0]复位和[1]存时间input wire[1:0] sw,/////////////////////////两个开关：[0]运行/暂停和[1]显示存储时间output wire[7:0] smg,/////////////////////数码管的8个段选信号output wire[3:0] smg_an/////////////////数码管的4个位选信号);wire clear;assign clear=btn[0];////////////////////////////////////将复位按键信号传给clear变量wire clk_1k;clkdiv #(50000) m0(clk,clear,clk_1k);//将50MHz进行5万分频输出1kHz时钟信号wire[15:0]number;timer m1(sw[0]&clk_1k,clear,number);///////////计时器模块，输出当前时间数据wire[15:0]num_save;save m2(clk,clear,btn[1],number,num_save);//////按键按下存储当前时间wire[15:0]num_display;/////////////////////////////////////////////////////////////////////////////根据开关状态选择显示内容choose_4num m3(sw,number,num_save,num_display);display m4(clk_1k,clear,num_display,smg,smg_an);///////将数字送给数码管显示endmodule///////////////////////////////////////////////////////////////////////////////4选1数据选择器模块module choose_4num(input wire[1:0]sw,input wire[15:0]number,input wire[15:0]num_save,output reg[15:0]num_display);always@(*)case(sw)0:num_display<=number;/////////////显示内容为当前时间1:num_display<=number;/////////////。

EDA课程设计题目：基于VHDL的数字秒表设计学生姓名学号学院电子信息学院专业 10通信工程指导教师二零一二年十二月基于VHDL的数字秒表设计摘要当前电子系统的设计正朝着速度快，容量大，体积小，质量轻，省电的方向发展。

推动该潮流迅速发展的决定性因素就是使用了现代化的EDA设计工具。

此次课程设计先确定了系统的逻辑功能，选择电路结构，然后确定并设计电路所需的数据处理以及控制模块，在Quartus II上以超高速硬件描述语言VHDL为系统逻辑描述方法完成了数字秒表所需的分频模块，十进制计数控制模块，六进制计数控制模块与顶层设计和引脚分配，对其进行编译仿真，并下载到实验板上实际验证，通过本设计锻炼了计算机应用能力、VHDL语言的编程能力和Quartus II 的使用能力，此次设计圆满完成了用VHDL语言设计1/1000秒数字秒表并仿真和实际下载到ALTERA公司的ACEX1K系列的EP1K30TC144-3中实现。

关键词：EDA、Quartus II、VHDL、模块、仿真、ACEX1KAbstractThe electronic system design is moving speed, large capacity, small volume, light weight, energy saving direction. The trend of rapid development of determinant is the use of modern EDA design tools. This course is designed to determine the logic function of the system, establish the algorithm process, selection of circuit structure and circuit design, and then determine the desired data processing and control module, in the Quartus II to very high speed hardware description language VHDL as the system logical description method for completing the digital stopwatch desired frequency module, decimal counting control module, base six counting control module with top design and pin assignment, the compiled simulation, and downloaded to the experiments on actual test and verify, through the design of exercise ability of computer application and VHDL programming language and Quartus II using capability, the design was completed by VHDL language design 1\/1000 seconds stopwatch and simulation and the actual download to ALTERA company's ACEX1K series EP1K30TC144-3 implementation.Key Words：EDA、Quartus II、VHDL、Module、Simulation、ACEX1K目录摘要----------------------------------------------------------------2 Abstract------------------------------------------------------------2一、设计要求--------------------------------------------------------4二、设计思想与方案论证----------------------------------------------42.1 设计思想----------------------------------------------------42.2 方案论证----------------------------------------------------4三、系统设计--------------------------------------------------------53.1 顶层电路设计------------------------------------------------53.2时钟分频电路模块---------------------------------------------63.3十进制计数控制模块-------------------------------------------73.4六进制计数控制模块-------------------------------------------7四、系统仿真--------------------------------------------------------84.1 模块仿真----------------------------------------------------84.1.1 时钟分频电路模块仿真 ----------------------------------84.1.2 十进制计数控制模块仿真---------------------------------94.1.3 六进制计数控制模块仿真---------------------------------94.2 总体仿真---------------------------------------------------10五、下载实现--------------------------------------------------------105.1 引脚分配---------------------------------------------------115.2 下载验证---------------------------------------------------11六、问题与不足-----------------------------------------------------13七、心得体会-------------------------------------------------------13参考文献-----------------------------------------------------------14附录---------------------------------------------------------------14附录1 ：本设计各模块代码-------------------------------------------14一、设计要求设计用于体育比赛用的数字秒表，要求1、计时精度大于1/1000秒，计时器能显示1/1000秒的时间，提供给计时器内部定时的时钟频率为12MHz；计时器的最长计时时间为1小时，为此需要一个7位的显示器,显示的最长时间为59分59.999秒2、设计有复位和起/停开关(1) 复位开关用来使计时器清零，并做好计时准备。

专业：电子信息工程班级：电信1305班日期：2015.5.19 第4次实验
姓名：康健组别： 6 指导教师：成绩：
实验课题：集成计数器
1、已知条件
给定主要器件：
74LS191（2片）、74LS192（1片）、74LS90（3片）、CD4511BC（2片）、74LS00（2片）、NE555（1片）、发光二极管（2只）、共阴极显示器（4只），电阻、电容、扬声器等2、主要技术指标
1、设计一个用来记录短跑运动员成绩的秒表电路，能以数字的形式显示时间。

2、秒表的计时范围为0.01~59.99s，计时精度为10ms。

3、通过两个按键来控制计时的起点和终点，一个是清零按键，用来设置跑表为初始状
态，另一个则是开始/停止按键，在清零健无效的情况下，按一下开始/停止键开始计时，再按一下则暂停计时，再按一下则暂停计时，再按一下则继续计时。

3、实验用仪器
示波器、稳压电源等
4、电路工作原理
5、电路的设计与调试
6、主要技术指标的测量
7、实验分析与研究
8、实验总结。

数字秒表设计实验报告(一)数字秒表设计实验报告Introduction•实验目的：设计并实现一个数字秒表•实验时间：2021年10月10日至2021年10月15日•实验对象：本科计算机专业学生•实验设备：计算机、编程软件Experiment Procedure1.寻找合适的编程语言和开发工具2.设计秒表的用户界面3.编写代码实现秒表的计时功能4.测试并调试代码5.完善用户界面，添加重置和暂停功能6.进行性能测试，并分析结果Experimental Findings•选用Python编程语言和PyQt图形库进行开发•按照用户界面设计，实现了秒表的计时功能•通过测试，发现秒表计时准确性较高，误差范围小于0.1秒•添加了重置和暂停功能，提高了秒表的实用性•性能测试表明，在处理大数据量时，秒表的响应速度仍然较快Conclusion通过本次实验，我们成功设计并实现了一个功能完善的数字秒表。

通过合理的编程语言选择和用户界面设计，实验结果表明，我们的秒表具有准确的计时功能、良好的用户体验和较高的性能。

这对于计算机专业学生来说，具有较高的实用价值。

Future Work尽管我们已经取得了较好的实验结果，但仍有一些改进的空间。

在未来的工作中，我们计划：•进一步提高秒表的计时准确性，减小误差范围•探索更多的用户界面设计方案，增加更多便利的功能•优化性能，提高秒表在处理大数据量时的响应速度•结合云服务，实现秒表数据的备份和同步功能Acknowledgements感谢实验组的所有成员共同努力，以及指导老师的支持和指导，使得本次实验取得了圆满成功。

Reference无抱歉，关于数字秒表设计实验报告的文章已经终止。

数字秒表实验报告—EDA项目背景本次实验旨在使用EDA工具设计一个数字秒表电路，通过FPGA开发板进行验证，具体要求如下：1.实现毫秒计时，并可以在数码管上显示当前计时数值。

2.支持开始/暂停、清零等操作。

设计思路本次实验的数字秒表电路由以下模块构成：1.时钟发生器模块：用于产生时钟信号，以驱动计数器进行计数。

2.计数器模块：通过时钟信号进行计数，并将计数结果传递给显示模块。

3.显示模块：将计数结果转换为数码管显示的数码信号，并控制数码管进行显示。

其中，时钟发生器模块和计数器模块都是基础电路模块，在这里不再赘述，下面将着重介绍显示模块的设计。

显示模块设计显示模块主要由控制模块和数码管模块构成。

控制模块根据计数结果和当前时间，控制数码管模块显示相应的数码。

在这里，我们采用的是共阳极的数码管。

具体来说，我们将控制模块分为两个子模块：时分秒计数器和数码显存控制器。

时分秒计数器时分秒计数器通过接收计数器模块的计数结果，将其转换为时分秒，并存储在计数器寄存器中。

计数器寄存器是一个64位的寄存器，由三个16位的子寄存器组成，用于存储时分秒。

当计数器模块的计数结果为0时，时分秒计数器会重置计数器寄存器。

数码显存控制器数码显存控制器由一个6位的数据存储器和一个6位的显示寄存器组成。

当计数器模块进行计数时，显示寄存器中存储的数码信号会根据时分秒计数器的值进行更新。

同时，数码显存控制器也会控制共阳极数码管进行相应的显示操作。

原理图设计根据以上的设计思路，我们可以得到数字秒表电路的原理图如下：原理图原理图EDA设计流程设计环境本次实验使用的是Xilinx ISE Design Suite 14.7，这是一个使用VHDL进行设计的EDA工具。

设计流程1.新建工程并设置工程名、目录、设备等基本信息。

2.添加源文件，包括时钟发生器模块、计数器模块、显示模块，以及顶层模块。

将所有模块综合为一个顶层设计。

3.检查时序约束，以保证电路能够正确运行。

数字式秒表 摘 要如今，信息正是一个高度发展的产业，而数字技术是信息的基础，数字技术是目前发展最快的技术领域之一，数字技术在数字集成电路集成度越来越高的情况下，开发数字系统的使用方法和用来实现这些方法的工具已经发生了变化，但大规模集成电路中的基本模块结构仍然需要基本单元电源电路的有关概念，因此用基本逻辑电路来组成大规模或中规模地方法仍然需要我们掌握。

二进制数及二进制代码是数字系统中信息的主要表示形式，与，或，非三种基本逻辑运算是逻辑代数的基础，相应的逻辑门成为数字电路中最基本的元件。

数字电路的输入，输出信号为离散数字信号，电路中电子元器件工作在开关状态。

除此之外，由与，或，非门构成的组合逻辑功能器件编码器，译码器，数字分配器，数字选择器，加法器，比较器以及触发器是常用的器件。

与模拟技术相比，数字技术具有很多优点，这也是数字技术取代模拟技术被广泛使用的原因。

本设计所实现的数字式秒表是电子设计技术中最基本的设计实验之一。

该数字计数系统的逻辑结构较简单，是由脉冲信号发生器，分频器，计数器，译码器，数码管组成。

本设计报告由内容摘要、设计任务要求、元件清单、电路图、设计成果的评价及课程设计心得体会组成，力求将整个系统的设计过程、原理、以及心得体会完整的呈现出来。

关键词：计数器 译码器 数码管 JK 触发器 D 触发器 谐振电路装 订 线目 录一 设计任务要求…………………………………………………… 二 元件清单……………………………………………………………×2.1 计数器74LS192……………………………………………………… 2.2 译码器74LS47……………………………………………………… 2.3 D 触发器74LS74……………………………………………………… 2.4 JK 触发器74LS112……………………………………………………2.5 与非门74LS00………………………………………………………… 2.6 电阻、电容、二极管………………………………………………… 三 电路图………………………………………………………………… 四 设计成果评价…………………………………………………………… 五 课程设计心得体会………………………………………………………附录………………………………………………………………………装 订 线一 设计任务要求1.1 设计任务用TTL 或CMOS 集成电路设计数字式秒表逻辑控制电路并实验验证。

电子科技大学《数字秒表课程设计》姓名: xxx学号：学院：指导老师：xx1摘要EDA技术作为电子工程领域的一门新技术，极大的提高了电子系统设计的效率和可靠性。

文中介绍了一种基于FPGA在ISE10.1软件下利用VHDL语言结合硬件电路来实现数字秒表的功能的设计方法。

采用VHDL硬件描述语言，运用ModelSim等EDA仿真工具。

该设计具有外围电路少、集成度高、可靠性强等优点。

通过数码管驱动电路动态显示计时结果。

给出部分模块的VHDL源程序和仿真结果,仿真结果表明该设计方案的正确,展示了VHDL语言的强大功能和优秀特性。

关键词：FPGA, VHDL, EDA, 数字秒表2目录第一章引言 (4)第二章设计背景 (5)2.1 方案设计 (5)2.2 系统总体框图 (5)2.3 -FPGA实验板 (5)2.4 系统功能要求 (6)2.5 开发软件 (6)2.5.1 ISE10.1简介 (6)2.5.2 ModelSim简介 (6)2.6 VHDL语言简介 (7)第三章模块设计 (8)3.1 分频器 (8)3.2 计数器 (8)3.3 数据锁存器 (9)3.4 控制器 (9)3.5 扫描控制电路 (10)3.6 按键消抖电路 (11)第四章总体设计 (12)第五章结论 (13)附录 (14)3第一章引言数字集成电路作为当今信息时代的基石，不仅在信息处理、工业控制等生产领域得到普及应用，并且在人们的日常生活中也是随处可见，极大的改变了人们的生活方式。

面对如此巨大的市场，要求数字集成电路的设计周期尽可能短、实验成本尽可能低，最好能在实验室直接验证设计的准确性和可行性，因而出现了现场可编程逻辑门阵列FPGA。

对于芯片设计而言，FPGA的易用性不仅使得设计更加简单、快捷，并且节省了反复流片验证的巨额成本。

对于某些小批量应用的场合，甚至可以直接利用FPGA实现，无需再去订制专门的数字芯片。

文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法，在设计过程中使用基于VHDL的EDA工具ModelSim对各个模块仿真验证，并给出了完整的源程序和仿真结果。

目录1.设计任务 (1)2.设计原理及方案 (2)2.1设计方案 (2)2.2设计原理 (2)3.设计步骤和结果 (3)3.1振荡器 (3)3.2计数器 (3)3.3控制电路 (4)4.总电路图 (5)5.课程设计总结 (6)6.设计体会 (7)参考文献 (8)- I -数字电子技术课程设计报告1.设计任务电子秒表是测定段时间间隔的仪表，由振荡电路、计数器、译码器、显示电路等部分组成，其中振荡器组成标准秒信号发生器，由不同进制的计数器、译码器和显示器组成计时系统。

技术要求:1、采用中、小规模数字集成电路实现。

2、具有清零、启动计时、暂停计时及继续计时等控制功能。

3、可以准确显示00.00-99.99。

4、由七段LED显示器显示。

5、控制开关两个:启动(继续)暂停计时开关和复位开关。

6、利用Multisim (或EWB)进行电路仿真与调试。

- 1 -数字电子技术课程设计报告2.设计原理及方案2.1 设计方案该方案采用的是用555振荡器产生一个100HZ的脉冲，送入十进制加法计数器74LS290，通过共阴极七段数码管来显示结果，可以准确显示00.00-99.99秒的计时，并且能够通过控制电路实现启动、暂停、和清零功能。

设计流程图如图2.1图2.1 流程图2.2 设计原理由555振荡器产生100Hz脉冲信号，作为10毫秒的计时脉冲；10毫秒计数器计满10后，向100毫秒计数器产生进位脉冲；100毫秒计数器计满10后，向1秒计数器产生进位脉冲；1秒计数器计满10后，向10秒计数器产生进位脉冲。

计数器的输出经显示译码器译码后送显示器显示。

该电路设置两个控制键控制“S1”,“S2”。

键“S1”控制电路的清零功能，键“S2”控制电路的暂停功能。

- 2 -数字电子技术课程设计报告3.设计步骤和结果3.1振荡器振荡器是数字秒表的核心。

振荡的稳定度及频率的精度决定了数字式秒表的精确度，一般来说振荡器的频率越高，计时精度也越高。