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(此文档为word格式，下载后您可任意编辑修改！)EDAⅡ实验报告 --多功能数字钟学院专业:学生学号:指导老师:蒋立平交稿时间:2012年3月25日摘要本实验借助于quartusⅡ软件设计一个多功能的数字时钟，具有24小时计时、星期显示、保持、清零、校分校时校星期、整点报时等基本功能，并在此基础上添加了闹钟、音乐闹钟、秒表等附加功能。
同时，留有万年历的接口可以方便的进行扩展。
.利用quartusⅡ进行相应的设计、仿真、调试，最后下载到SmartSOPC实验系统上验证设计的正确性。
关键词：多功能数字时钟，quartusⅡ,计时，星期显示，整点报时，闹钟，秒表ABSTRACTThis experiment is to design a multifunctional digital clock with quartus Ⅱ.The multifunctional digital clock integral .At the sametimes,it can be added calendar.we designed and simulated with quartusⅡ.Finally downloaded it to the experiment platform to test.Key words:multifunctional digital clock,quartusⅡ,time,week,chime on integral clock,stopwatch目录1 ……………………………………………………设计要求2 ……………………………………………………方案论证3 ……………………………………基本计时模块设计原理3.1………………………………………基本计时电路的设计3.1.1……………………………………脉冲发生电路的设计3.1.2…………………………………………计时电路的设计3.2………………………………………………闹钟电路的设计3.2.1…………………………闹钟定时与计时校时校分复用电路3.2.2………………………………………………闹钟定时分清零3.2.3………………………………………………………比较电路3.2.4…………………………………………………硬件电路音乐3.2.5…………………………………………………VHDL音乐电路3.2.6……………………………………………闹钟音乐选择电路3.2.7……………………………………………报时音乐选择电路3.3………………………………………………秒表电路的设计3.3.1…………………………………………………模100计数器3.3.2……………………………………………………………秒表3.4…………………………………………切换模式电路的设计4 ………………………………多功能数字时钟的整体结构5………………………………………程序下载、仿真与调试6………………………………………………实验总结与感想多功能数字钟设计1 设计要求1.1设计一个基本的计时、计星期的数字时钟1.2 具体设计要求如下：1.2.1能够进行正常的星期、时、分、秒的计时功能；1.2.2 由七个数码管显示，从左到右分别为时十位、时个位、分十位、分个位、秒十位、秒个位、星期；星期为1、2、3、4、5、6、8来表示周一到周日；1.2.3 计时电路的开关分配（1）k1是计时电路的使能开关（k1=0正常计时，k1=1时钟保持）；（2）k2是计时电路的清零秒表清零闹钟定时清零复用开关（在不同的模式显示下，k2=0时正常计，k2=1时清零）；（3）k3是计时电路的校分闹钟电路定分复用开关（k3=0正常计时，k3=1进行校分）；（4）k4是计时电路的校时闹钟电路定时复用开关（k4=0正常计时，k4=1进行校时）；（5）k5是计时电路的校星期开关（k5=正常计时，k5=1进行校星期）；（6）k6为闹钟开关，k7、k8是基本计时电路、闹钟、秒表的显示选择开关（k8k7=00显示基本计时模式；k8k7=01显示闹钟，但闹钟的开关k6=1时闹钟才进入闹钟模式，即k7k8 k6=011可以进行闹钟的定时，在这个显示下闹钟的音乐是《欢乐颂》，切换到其他的显示（且k6=1）如计时和秒表时闹钟的音乐就是《友谊地久天长》；k8k7=10是秒表模式，其中k6k7 k8=100秒表正常计时，k6k7k8=101秒表保持；k7k8=11是万年历模式，留做扩展时使用）；1.2.4整点报时功能（当时钟计到59分53秒、55秒、57秒时报时频率为500hz,59秒报时频率为1Khz）；1.2.5闹钟及音乐闹钟功能k6k7=01X闹钟模式中可以进行定时和音乐切换，本系统中有两首音乐，一首是通过原理图实现的，另一首是通过VHDL语言实现的；1.2.6秒表功能秒表由分十位、分个位、秒十位、秒个位、分秒十位、分秒个位组成，分秒为模100的计数器工作于100hz频率，秒位和分位均为模60的计数器；1.2.7万年历功能由于时间问题并未将万年历实现，但是当时在进行电路设计时就考虑到要预留出必要的接口，方便以后的扩展。
南京理工大学电工电子综合实验（II）实验报告姓名：学号：学院：专业：指导老师：目录一、实验内容 (3)二、设计原理 (3)分部原理图 (4)1.脉冲信号发生电路 (4)2.计时与显示电路 (4)3.校分电路 (5)4.清零电路 (6)5.报时电路 (7)整体原理图 (8)三、遇到的问题及解决方法 (9)四、实验体会 (9)五、附录 (10)1.元件清单 (10)2.芯片引脚图和功能表 (11)3.参考文献 (12)一、实验内容1、设计一个脉冲发生电路，为计时器提供脉冲、为报时电路提供驱动蜂鸣器的1HZ脉冲信号。
2、设计计时电路，完成 0分00秒—9分59秒的计时功能。
3、设计清零电路，具有开机自动清零功能，并且在任何时候，闭合清零开关，可以进行计时器清零。
4、设计校分电路，在任何时候，闭合校分开关，可进行快速校分。
5、设计报时电路，使数字计时器从9分53秒开始报时，每隔两秒发一声，共发三声低音，一声高音；即9分53秒、9分55秒、9分57秒发低音（频率1KHZ），9分59秒发高音（频率2KHZ）。
二、设计原理数字计时器由计时电路、译码显示电路、脉冲发生电路、校分电路、清零电路和报时电路这几部分组成。
其原理框图如下：图1：数字计时器原理框图数字计时器以一个标准频率（1Hz）进行计数，实验使用了石英晶体振荡器构成脉冲发生电路以保证其准确与稳定。
为使电路更加简单，使用CD4518对计时器的秒个位和分十位进行计数，用74LS161构成模六（六进制）计数器实现对秒的十位进行计数。
利用计数器的异步清零端，通过简单的电路使电路具有开机清零功能和随时清零功能。
利用校分电路，校正分时刻的数字，并可以利用校分先于蜂鸣电路来节省时间。
分部原理图：1.脉冲信号发生电路振荡器是数字时钟的重要组成部分。
石英晶体振荡器提供的脉冲频率为32768Hz（=215Hz），而分频器CC4060的最大分频系数是214，因此两者组合最小可提供2Hz的脉冲信号，为得到秒脉冲信号，还需经过一个二分频器件（由D 触发器74LS74实现）。
EDA设计(2) ————多功能数字钟设计院系：电子工程与光电技术学院本实验利用QuartusII软件，结合所学的数字电路的知识,采用自顶向下的分析方法。
首先分析了多功能数字钟的设计要求、所需实现的功能，然后分析了实现每个功能所需要的基础模块，最后进一步分析了各种基础模块。
在具体设计时，采用的是自底向上的设计方法。
首先设计各种基础模块，然后设计各种功能模块，最后进行综合设计。
本次设计除了实现基本的时钟电路外，还实现了整点报时、闹钟、日期、星期、秒表等多种功能。
报告首先分析了整个数字中电路的工作原理，其中重点解释说明了个子模块的设计原理及调试、编译、仿真、下载等过程。
其次对最终结果进行总结及提出课后对于其他附加电路的部分思考。
在报告的最后总结了此次实验过程中出现的问题困难和相应解决方法。
Abstract：Using the QuartusII, we design a digital clock of 24 hours with learning electric circuit knowledge,adopts the top-down analysis method .Above all ,it analyses the design requirement and the required functionality of Multi function Digital Clock .And then it analyses the needed basic modules which can achieve each function .Lastly ,it analyses each basic module further .When it comes to the specific design ,it adopts the bottom-up design method .Firstly ,it designs each basic module .Then , it designs the function modules based on the basic modules .Finally ,it integrates all the designs .Besides the function of basic clock ,it also achieves functions of hourly chime, alarm, date, week and clock. To begin with，the report analysis functional theory of the whole digital circuit, in which emphasize designing principle of different parts separately and debugging, simulating, compiling, programming. Moving forward are the conclusion of the final out-coming and partial thinking about some other extra circuit which cannot accomplish in class. Finally, I will summarize sorts of problems and difficulties encountered in the process and respectively solutions关键词：计数功能组合多功能数字时钟同步整点报时下载检验Key word: counting combination of functions multi-function digital clock、Synchronous、 A little bit whole tell the time download inspection一、实验内容 (3)二、题目简介 (3)三、基本要求 (3)3.1 设计的基本要求 (3)3.2 设计提高部分要求 (3)四、方案论证 (3)五、基本电路各个功能的模块设计 (6)4.1 脉冲发生电路 (6)4.2 计时电路 (10)4.3 较分校时电路 (13)4.4 清零电路 (15)4.5 保持电路 (16)4.6 报时电路 (16)4.7 译码显示电路 (17)4.8 消颤电路 (19)4.9 各种组合电路 (20)六、附加功能的设计 (21)6.1 星期电路 (21)6.2 秒表电路 (22)七、实验的改进 (25)7.1 较分校时较星期的改进 (25)八、实验的电路设计总图 (26)九、实验中遇到的困难及改进方法 (26)9.1 最大的困难：数字钟计数器的设计 (26)十、正在设计还未能实现的功能 (27)10.1 闹钟电路 (27)十一、电路下载 (29)十二、实验感想 (30)十三、鸣谢 (31)十四、参考文献 (31)一、实验内容：利用QuartusII软件设计一个数字钟，并下载到SmartSOPC实验系统中。
EDA(Ⅱ)实验报告——多功能数字钟设计摘要本实验利用ALTERA公司的QUARTUSⅡ开发平台，对Cyclone系列的EP1C12Q240C8芯片进行开发，以实现数字钟。
具体功能有：计时，校时校分，清零，闹铃，整点报时等。
AbstractIn this study, the company's QUARTUS Ⅱ ALTERA development platform, on the Cyclone series EP1C12Q240C8 chip development to digital clock. Specific features include: time, school hours when the school, clear, alarm, and so the whole point timekeeping.关键字FPGA QUARTUSII 设计多功能数字钟KeywordsFPGA QUARTUSII design multi-function digital clock目录一、设计要求说明二、方案论证三、各子模块设计原理1、脉冲发生模块(1) 48分频(2) 1000分频(3) 计时信号的产生2、模块设计(1)24小时模块（2）报时电路模块（3）较时较分清零模块说明（4）闹钟模块1.闹钟清零2.闹钟较分较时3、译码显示模块（1）译码显示（2）显示转换模块4、整体电路构成附各开关使用说明四、编译及仿真下载1、编译2、下载五、结论六、设计感想1、设计过程中遇到的问题及解决方法2、设计的收获与感受七、参考文献设计报告一、设计要求说明设计基本要求：1、能进行正常的时、分、秒计时功能；2、分别由六个数码管显示时分秒的计时；3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；4、 K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；5、 K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；6、 K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；设计提高部分要求1、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”, 59’55”,59’57”时报时频率500Hz,59’59”时报时频率为1KHz, ）；2、闹表设计功能；二、方案论证本次实验是通过脉冲发生电路产生1Hz的频率作为计时电路的脉冲，计时电路是由两个模60的电路分别作为秒和分，一个模24的电路作为时，计时电路通过译码显示电路在七段数码管上显示；校分校时电路则是通过一个或门分别与秒的进位信号和分的进位信号相或，用或门的输出端控制分和时的计数器使能端使其计数；清零电路则是通过控制秒、分、时的计数器的清零端，使其一并清零；报时电路是根据所要求的时间由计时电路产生反馈信号再跟要求的报时频率相与后输出端跟蜂鸣器相连即可产生相应频率的报时信号。
电工电子综合实验（2）多功能数字钟设计姓名：学号：专业：电气工程及其自动化时间：2017年9月目录一．设计内容简介 (3)二．实验要求 (3)三．实验原理 (4)四．电路设计原理及其电路图 (5)1.分频电路 (5)2.计时电路 (6)3.清零电路 (8)4.校分电路 (9)5.报时电路 (10)五．遇到问题及解决办法 (11)六．实验体会 (12)七．附录 (12)1.工具及器件清单 (12)2各元件的引脚图及功能表 (14)3总电路逻辑图 (18)4.参考文献 (19)一．设计内容简介本实验采用中小规模集成电路设计一个由脉冲发生电路，计时电路，译码显示电路，和控制电路(包括清零电路，校分电路，和报时电路)等四部分组成的数字计时器。
二．实验要求1、设计一个脉冲发生电路，为计时器提供脉冲、为报时电路提供驱动蜂鸣器的脉冲信号；2、设计计时电路，完成 0分00秒—9分59秒计时功能；3、设计清零电路，具有开机自动清零功能，并且在任何时候，按动清零开关，可以进行计时器清零；4、设计校分电路，在任何时候，拨动校分开关，可进行快速校分；5、设计报时电路，使数字计时器从9分53 秒开始报时，每隔两秒发一声，共发三声低音，一声高音；即9分53秒、9分55秒、9分57秒发低音（频率1KHZ），9分59秒发高音（频率2KHZ）；6、系统级联调试，将以上电路进行级联完成计时器的所有功能；三．实验原理数字计时器由脉冲发生电路、计时电路、译码显示电路、校分电路、清零电路和报时电路这几部分组成。
其原理框图如下：数字计时器以一个标准频率（1Hz）进行计数。
为了其准确并且稳定，实验使用了石英晶体振荡器构成脉冲发生电路。
为了使电路更加简单，使用CC4518的对计时器的秒的个位和分的十位进行计数，用74LS161构成模六（六进制）计数器实现对秒的十位进行计数。
利用计数器的异步清零端，通过简单的电路使电路具有开机清零功能和随时清零功能。
EDA设计Ⅱ实验报告——多功能数字钟设计姓名：学号：11042203**指导老师：姜萍完成时间：2013年12月目录一、实验内容及要求 (5)二、电路设计原理 (5)三、各子模块设计 (7)1、脉冲信号发生电路 (7)2、计时电路 (10)3、译码显示电路 (15)4、校分(时)电路 (16)5、保持电路和清零电路 (18)6、整点报时电路 (18)7、最终的时钟电路 (19)四、调试仿真和编程下载 (20)五、实验总结 (21)附录、参考文献 (23)摘要：数字钟已经成为我们生活中不可或缺的一部分。
本文的内容便是多功能数字钟的设计，其具有24小时计时，调整时间，时间清零，时间保持，整点报时的功能。
首先文章介绍了实验的内容和要求，并对多功能数字钟的设计原理进行了介绍。
实验采用分模块设计最终整合的方法，对每一个模块进行封装，最终整合成一个总体的实验电路，完成多功能数字钟所要求的功能。
接着文章介绍了具体的试验方法和步骤。
我们利用可编程逻辑器件，在QuartusII软件上进行设计，实现多功能，这就是所谓的FPGA。
我们先是设计分频电路，对实验箱上的48MHZ信号进行分频得到所需信号，接着设计计时和译码显示电路，利用软件的仿真功能验证模块设计的正确性。
然后分别设计校分校时电路，保持清零电路，整点报时电路模块，仿真验证模块的正确性。
最后将各个模块整合，组合成完整的数字钟电路。
最后在对电路的引脚进行分配后，下载到SmartSOPC试验系统中，验证电路的设计是否正确。
关键词：数字钟，FPGA ，QuartusII，SmartSOPC，分模块设计Summary：Digital clock has been an necessary part of our daily life.The content of this essay is the design of multi-function digital clock, which has the functions of 24-hour timer,time adjustment, time cleared, the time to maintain, the whole point timekeeping and alarm.First,the content and demands of experiment is presented in the essay,the design principle of multi-function digital clock is also introduced.The method of module integration after designing and simulating each module is taken to implement the experiment.After packaging all module,all the modules are integrated to realize the final electric circuits,implementing all the demands of multi-function digital clock design.Second,the method and steps of the experiment is ing programmable logic devices,the electric circuits are designed in software QuartusII to realize the multi-function,which is called FPGA. Firstly, the frequency dividing circuit is designed to get the frequency required by dividing the frequency of 48MHZ from the experiment box.Then,the timing circuit and decoding-and-display circuit are also designed,which are all simulated in software to test their validity.After all,the timeadjustment circuit,the time maintain circuit,the time cleared circuit and the alarm circuit are also designed,which are simulated in the software to test their correctness.After packaging all the circuits into modules,the modules are integrated to finish the multi-function digital clock design.Last,the final circuit is downloaded to the SmartSOPC experiment system to test its validity after assigning all the pins of the final circuits.Keywords:digital clock, FPGA ，QuartusII，SmartSOPC，points module design一、实验内容及要求1、实验内容：利用QuartusII软件设计一个数字钟，并下载到SmartSOPC实验系统中。
南京理工大学EDA(二)实验报告学号：姓名：学院：指导老师：时间: 2014年11月30日摘要：本实验通过使用 QuartusⅡ软件，并结合数字逻辑电路的知识设计多功能数字钟，可以实现正常的时、分、秒的计数功能，分别由六个数码管显示计时，可以利用开关实现系统的计时保持、清零和校分、校时、校星期的功能。
同时，该电路系统还可以完成在59'53'', 59'55'', 59'57''低音报时, 59'59''高音报时的基本功能。
在此基础上，本实验还设计了扩展功能，包括星期计时、校星期以及通过开关与门电路切换到秒表计时的功能。
我原本还尝试设计闹钟的功能，但是闹钟的扩展功能还不够完善，目前完成了切换显示部分，但是报时还存在缺陷。
在利用 QuartusⅡ进行相应的设计、仿真、调试后下载到 SmartSOPC 实验系统上验证设计的正确性。
关键词：QuartusII，数字钟，分频，计时显示，保持清零，校分校时校星期，报时，星期计数，秒表Abstract：This experiment is based on QuartusⅡ，with the help of knowledge regarding the digital logic circuits and system design,to design a multifunctional digital clock. The basic function of the multifunctional digital clock is a 24-hour timer, and the exact time can be showed by six led lights. Also we can achieve the functions like time keeping, clearing and time and week adjusting by using the switches. Beyond the basic function, I improved the multifunctional digital clock and it can beep in low frequency at 59'53'', 59'55'', 59'57'' and in high frequency at 59'59''. Based onthis the basic design,I also design extra functions,including week timer ,week-time adusting and the stopwatch which can be exchanged by using the switchs and several circuits of logic and doors.Also I intended to design the alarm clock.，but unfortunately，the extra function of alarm clock is not perfect.Currently,I just have finished the functions containing the parts of exchange and display.But the part of beeping still needs improved.All the designing and simulating work are based on QuartusⅡ. After all the work finished on computer, I downloaded the final circuit to SmartSOPC experiment system to test the accuracy of the design.Key words: QuartusⅡ, digital clock ，reckon by time and display，time keeping and clearing, time adjusting, chiming, week timer，stopwatch目录一、题目简介 (5)二、设计要求 (5)三、方案论证 (5)四、设计原理 (6)1 脉冲发生器 (6)2 计数器设计 (9)3 计时电路、校正电路 (12)4 报时电路 (15)5 译码显示器 (16)五、附加功能 (18)1 星期功能 (18)2 秒表功能 (18)3 倒计时器 (18)4 开关复用 (19)5 切换电路............................................................................................. 错误!未定义书签。
EDA设计实验报告——基于Quartus II的多功能数字钟设计院系：电子工程与光电技术学院专业：电子信息工程学号：0810210232姓名：史耀亮指导老师：蒋立平时间：2011年4月25日—4月28日多功能数字钟摘要：利用QuartusII软件采用模块化设计方法、自顶向下设计理念，设计一个具有24小时计时功能的电子钟。
实验全部用VHDL语言编写。
软件仿真调试成功后编译下载至可编程实验系统SmartSOPC中进行硬件测试。
实现并充分领略硬件设计软件化的精髓。
关键词：数字钟模块化硬件Abstract：Using the QuartusII software to design a digital-bell that has timing function for 24 hours with modular design method and top-down concept. The whole experiment is written in VHDL. After emulating and debugging successfully, translate and edit the code. Then, download the result to the programmable SmartSOPC system and test in hardware. Realizing the soul of designing hardware by software.Key word: digital-bell modular hardware目录一、设计内容简介-------------------------------------3二、设计要求-----------------------------------------3三、方案论证（整体电路设计原理）---------------------3四、子模块设计原理-----------------------------------41、脉冲产生电路-------------------------------42、计时电路-----------------------------------53、显示电路----------------------------------104、清零电路----------------------------------145、校时校分电路------------------------------146、整点报时电路------------------------------157、闹钟设定电路------------------------------168、音乐闹钟电路------------------------------179、电路模块总图------------------------------21五、实验中遇到的问题及解决方法----------------------28六、结论--------------------------------------------29七、实验心得----------------------------------------29八、参考文献----------------------------------------29一、设计内容简介设计一个数字钟，可以完成24小时的计时功能，并在控制电路的作用下具有清零、快速校分、快速校时、整点报时、音乐闹钟等功能。
eda数字钟实验报告EDA数字钟实验报告本次实验旨在设计并实现一个EDA数字钟。
通过这个实验，我们将学习如何使用EDA工具来设计数字电路，并通过实际的电路实现来验证我们的设计。
1. 实验背景数字钟是我们日常生活中常见的设备之一。
它不仅可以显示时间，还具有闹钟等功能。
在这个实验中，我们将使用EDA工具来设计一个数字钟电路，并通过FPGA实现这个电路。
2. 实验目标本次实验的目标是设计一个能够显示小时、分钟和秒的数字钟电路。
我们将使用七段数码管来显示这些信息，并通过按键来设置时间和闹钟。
3. 设计思路我们的设计思路如下：3.1 时钟模块我们首先需要设计一个时钟模块，用来产生一个固定的时钟信号。
我们可以使用FPGA的时钟模块来实现这个功能，或者使用外部的晶振电路。
3.2 数码管驱动模块接下来，我们需要设计一个数码管驱动模块，用来将数字转换为七段数码管的显示信号。
我们可以使用查找表或者逻辑门电路来实现这个功能。
3.3 时间设置模块为了能够设置时间，我们需要设计一个时间设置模块。
这个模块可以通过按键来设置小时、分钟和秒。
3.4 闹钟设置模块类似于时间设置模块，我们还需要设计一个闹钟设置模块。
这个模块可以通过按键来设置闹钟的小时和分钟。
3.5 主控制模块最后，我们需要设计一个主控制模块，用来控制时钟、数码管驱动、时间设置和闹钟设置模块之间的交互。
这个模块可以根据设置的时间和闹钟来控制数码管的显示。
4. 电路实现根据我们的设计思路，我们使用EDA工具来实现我们的数字钟电路。
我们使用VHDL语言来描述电路，并使用模块化的方式来组织我们的代码。
5. 实验结果经过实际的电路实现和测试，我们成功地实现了数字钟电路。
我们可以通过按键来设置时间和闹钟，并通过七段数码管来显示时间和闹钟。
6. 实验总结通过这个实验，我们学习了如何使用EDA工具来设计数字电路，并通过实际的电路实现来验证我们的设计。
我们深入了解了数字钟的工作原理，并学会了如何使用VHDL语言来描述电路。
南京理工大学EDA（Ⅱ）实验报告——多功能数字钟姓名：学号：学院：指导教师：时间：2014/11/3~2014/11/7摘要日益复杂的电子线路使得基于原理图的设计越来越复杂，甚至不切实际。
硬件描述语言的诞生，对设计自动化起到了极大的促进和推动作用。
Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，实现了从算法级、门级到开关级的多种抽象设计层次的数字系统建模，具有仿真，验证，故障模拟与时序分析等功能。
本文利用Verilog HDL语言，采用自顶向下的设计方法设计多功能数字钟，并通过QuartusⅡ分块进行了仿真。
此程序通过下载到FPGA芯片后,可实现实际的数字钟显示，具有基本的计时显示和设置，时间校正，整点报时，12h/24h转换，闹钟设置和闹铃控制的功能。
关键词: FPGA, Verilog HDL, QuartusⅡ, EP3C25F324C8，数字钟AbstractThe development of electronic circuit has grown to be too complicated to be designed base on schematic diagram. The birth of HDL accelerated the development of electronic design automation drastically. Verilog HDL is one of the HDL with multiple and strong functions.In this thesis, a complex digital system is designed in the bottom-up way with Verilog HDL and is simulated by QuartusⅡ. The function of a digital clock can be realized by downloading the program to FPGA, which includes timing, time-setting, hourly chiming, 12/24transforming, bell-setting and bell-controlling.Keywords: FPGA, Verilog HDL, QuartusⅡ, EP3C25F324C8，Digital clock目录摘要Abstract第一章数字钟设计要求说明第二章数字钟的设计思路和工作原理第三章模块的Verilog HDL设计与仿真3.1 计数器模块3.2 基本计时顶层模块3.3 分频模块3.4 整点报时模块3.5闹钟模块3.6 LED数码管显示模块3.7 数字钟顶层模块第四章FPGA实现第五章总结5.1 遇到的问题与解决方案5.2 尚存在的不足之处5.3 收获与感悟参考文献第一章数字钟设计要求说明（一）数字钟可以正常进行基本的时，分，秒计时功能。
南京理工大学EDA(II)实验报告——多功能数字钟学号姓名院系指导老师同组人完成时间本实验借助EDA设计软件QuartusII设计一个多功能数字时钟，采用自顶向下的设计方法，具有24小时计时、星期显示、保持、清零、校分校时校星期、整点报时等基本功能，并添加了闹表、秒表等附加功能。
分析了电路的工作原理，说明各个子模块的设计方法，并进行仿真验证功能。
关键词：EDA 数字钟 QuartusIIAbstractThis experiment is to design a multifunctional digital clock using EDA designing software QuartusII, it was designed from top level to button level. The clock has varities of functions as 24-hour timer, week presenting, clearing, time adjusting and chime on integral hour,it also contains stopwatch and alarm as an addition.The report analyzes the principle of work, explains the design of each module, and the process is simulated step by step.Keywords: EDA digital-bell QuartusII一、设计要求 (4)二、整体电路的设计原理 (4)三、各子模块设计原理 (5)1．分频器 (5)2．开关电路 (10)3．计时电路 (12)4．保持电路 (15)5．清零电路 (16)6．调节电路 (16)7．译码显示电路 (18)8．整点报时电路 (19)9．闹表电路 (20)10．秒表电路 (22)11．输出选择电路 (23)四、总电路 (24)五、调试与编程下载 (24)六、结论 (26)1．实验中遇到的问题和思考 (26)2．实验体会与心得 (27)七、参考文献 (27)图1:电路原理框图整体原理概述：图1很好的显示了数字钟内部包含的电路和彼此之间的关系，方框表示分电路，箭头表示功能和走向。
要使得数字钟能够工作，必须给一个时钟信号，所以计时信号产生电路是一切的前提。
已知实验箱中的晶振可以提供稳定的48MHz的脉冲信号。
经过电路内的分频器获得1hz、2hz、100hz、500hz以及1khz的脉冲信号留作后续电路使用。
计时电路为时钟正常工作的电路，输入1hz信号，可以进行分秒小时以及星期的计时。
闹表电路为设置闹钟的电路，输入2hz信号，可以独立于计时电路和秒表电路进行闹表分和小时的调整。
秒表电路为秒表计时的电路，输入100hz信号，可以独立于计时电路和闹表电路进行精确到毫秒位，最高显示分位的计时。
保持电路通过低电平控制计数器低位的使能端EN实现暂停功能，可以对及时电路和秒表电路进行保持。
清零电路通过低电平控制计数器的CLRN端实现清零，可以对计时电路和秒表电路进行清零。
调节电路通过2hz信号控制CLK端实现逐位调节，可以对计时电路进行校分校时校星期调节。
保持、清零、调节电路三个模块一起封装为控制电路。
整点报时电路由组合逻辑电路构成。
当计时电路的分位数值为59，秒位数值为53、55、57时，通过组合逻辑电路产生一个选通信号将500Hz的信号送到蜂鸣器上。
而当秒位为59时，将1Khz的信号送到蜂鸣器。
输出选择电路采用开关复用的方法，使用lpm_mux通过两个开关K6和K7选通计时电路、闹表电路和秒表电路的输出总线，送到译码显示电路。
译码显示电路采用动态显示的方法。
通过数据选择器依次选择要显示的位信号。
送到译码器上，在送给对应位的数码管，从而显示数字。
再通过模7计数器和3-8译码器以1khz的频率依次选通7个数码管。
三、各子模块设计原理1.分频器（1）48分频48分频电路由2个74160构成，由于74160为同步置数计数器，当高位为0100，低位为0111，即47时传递一个置数信号，同时用非门传递输出进位信号。
图2：48分频电路输出波形如图：图3：48分频电路波形封装为：（2）10分频10分频电路由1个74160构成，由于0000到0101的一个计数周期内QC 只产生一次变化，所以输出QC即可得到10分频。
图4：10分频电路输出波形如图：图5：10分频电路波形封装为：（3）5分频5分频电路由1个74161构成，由于0000到0100的一个计数循环内QB 只改变一次，所以将QB端用作输出，取非后用于置数循环，即可得到5分频。
图6：5分频电路波形如图所示图7：5分频电路波形封装为：（4）2分频用一个D触发器即可容易地搭建2分频电路。
图8：2分频电路输出波形如图：图9：2分频电路波形封装为：（5）500分频用5分频和两个10分频级联即可得到500分频。
图10：500分频电路封装为：（6）1000分频图11：1000分频电路封装为：（7）总分频将上述分频模块封装后再连接，得到总分频电路。
图12：总分频电路封装为2.开关电路（1）消颤开关一般的机械开关，在接通或断开过程中，由于受触电金属片弹性的影响，通常会产生一串脉动式的振动。
利用D触发器可以很方便地消除这种因机械抖动而造成的不良后果。
由D触发器的特点，只有当时钟信号上升沿到来时，输出才会产生变化。
这样便消除了按下开关后一段时间内电压的不规则的抖动。
另外，时钟信号在保证有效长度的情况下，长度越短，按键延迟越短。
图13：消颤开关封装为：（2）总开关电路将上述消颤开关封装，接到每个开关之后，构成了总开关电路。
图14：总开关电路封装为：3.计时电路（1）秒位、分位计时器秒位、分位因为都是模60计数，所以电路是相同的。
置数端设为0000，可从0开始计数，当低位为1001、高位为0101，且EN端的前一级进位信号上升沿到来时输出进位信号，取非后送至置数端进行循环。
实现了0到59的计数。
图15：秒位、分位计时电路秒位、分位波形如图：图16：秒位、分位计时电路波形封装为：（2）时位计时器时位计时器是一个模24计数器，将两片74160级联，依旧采用置数法，当低位为0011、高位为0010（即23）且EN端的前一级进位信号上升沿到来时输出进位信号，取非后送至置数端进行循环。
实现了0到23的计数。
图17：时位计时电路时位波形如图：图18：时位计时电路波形封装为：（3）星期位计数器星期位计时器是一个从1到6再到日（8）在回到1的模7计数器，该计数器不同于之前的计数器，因为要进行两次置数，由0110到1000再到0001，经过观察可以发现，1000和0001的置数可以用一位的输出决定，很明显可以使用2Q接到了D，3Q，将3Q或者3Q，这里使用了3Q接到了A。
再来决定置数信号产生的条件，将QB和QC与后在和QD取或非即可。
这样便实现了星期的计数。
图19：星期位计时电路星期位波形如图：图20：星期位计时电路波形封装为：（4）总计时电路图21：总计时电路封装为：4．保持电路保持电路由K1控制，当K1按下后，通过控制秒位使能端SEN使得计时电路不再改变。
下图为所有控制SEN的总电路，在进行其他操作时秒位不改变。
图22：保持电路5. 清零电路由于计时电路和秒表电路由清零功能，由于清零开关共用一个，又要保证秒表清零时不清零计时电路，所以按如下接法将K7和K2非取或后送至计时电路CLRN端，K2送至秒表电路的CLRN端，可以实现秒表的独立清零。
图23：清零电路6. 调节电路调节电路实现了计时电路、闹表电路的校时校分以及计时电路的校星期功能，由于调节时采用2hz，区别于正常计时的1hz，所以既要控制EN端也要控制CLK端。
如图25，由于功能的相近性，这里将K1、K3、K4、K5统称为基础功能开关k，当其中一个开关闭合，k便输入高电平。
当k为1，输入2hz信号给CLK，开始调节；当k为0，输入1hz信号给CLK，正常计数。
另外尤其注意到了闹铃设定对计时电路的影响，为了让二者独立进行，进行了如下的设计，在图中已给注释。
图24：控制CLK的调节电路如图26，EN端除了由前一级进位信号控制外，还由对应的调节开关控制，两者取或即可。
图25：控制EN的调节电路将上述保持电路、清零电路和调节电路合并后封装得到控制电路。
图26：控制电路下图为控制电路试验波形（非理想仿真）：图27：控制电路波形封装为：7. 译码显示电路本实验采用了7个7段数码管显示，采用动态显示的方法，这就需要对7个数码管轮流译码显示，由于人眼的延迟效应，只要保证足够高的频率，就能实现7个数码管的“同时显示”。
先使用模7计数器产生地址码，输入信号频率为1hz。
再用8选1数据选择器74151通过模7计数器产生的地址码将要显示的某一位的信号送到显示译码器7447，实现了段选。
然后通过一个译码器输出要显示的数码管的EN端的高电平，实现了位选。
这样便实现了动态显示。
图28：模7计数器电路封装为：图29：译码显示电路封装为：8. 整点报时电路根据设计要求，整点报时电路需要在每小时的59分53秒、55秒以及57秒发出500hz 低音，59分59秒发出1khz 高音。
报时需满足分低位为0101、分高位为1001、秒高位为0101，用与门实现。
接着只需要考察秒低位的情况，当秒低位为0011、0101和0111时发出500hz 低音，1001时发出1khz 高音，画出如下卡诺图化简低音条件为：相与即可到的发出高音的条件。
将上述三部分结合，形成了整点报时电路，如下：图30：整点报时电路封装为：9. 闹表电路闹表电路作为拓展功能，能够在不影响计时电路的情况下，由K6控制，以2hz频率调时调分，制定一个闹铃响起时间，然后当计时器到了指定的时间（精确到分）时，闹铃响起，蜂鸣器发出1khz的响声。
由功能可知，闹表电路需要分位和时位的计数器，与计时电路结构类似，不再赘述。
再将闹表的分、时位与计时电路的分、时位用7485进行比较，将比较后输出的4位信号用与门相联，接到外部的蜂鸣器便能在指定时间发出闹铃。
图31：闹表校分电路图32：闹表校时电路图33：闹表设定电路封装为：图34：闹表比较电路封装为：10. 秒表电路秒表作为拓展功能，能够以100hz频率显示毫秒位、秒位和分位，还能在不影响正常计时的情况下保持和清零。
毫秒位采用两个BCD码计数器74160级联构成，实现0到99的计数循环。
秒/分位和计时电路的秒/分位结构类似，不再赘述。
将毫秒位和两个秒/分位级联得到秒表总电路图35：毫秒位电路图36：秒/分位电路图37：秒表总电路封装为：11. 输出选择电路由功能可知，该数字钟需在要按下不同开关后分别显示计时、闹表和秒表的数值，所以设计了输出选择电路，采用开关复用的方法，使用lpm_mux通过两个开关K6和K7的高低电平组合选通计时电路、闹表电路和秒表电路的输出总线，送到译码显示电路即可显示对应功能的数值，此外尤其注意到了，当显示闹表以及秒表时，7个数码管并未全部占用，所以，在多余位数上输入GND信号。
