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PCB布局、布线基本原则一、元件布局基本规则1. 按电路模块进行布局，实现同一功能的相关电路称为一个模块，电路模块中的元件应采用就近集中原则，同时数字电路和模拟电路分开；2.定位孔、标准孔等非安装孔周围1.27mm 内不得贴装元、器件，螺钉等安装孔周围3.5mm（对于M2.5）、4mm（对于M3）内不得贴装元器件；3. 卧装电阻、电感（插件）、电解电容等元件的下方避免布过孔，以免波峰焊后过孔与元件壳体短路；4. 元器件的外侧距板边的距离为5mm；5. 贴装元件焊盘的外侧与相邻插装元件的外侧距离大于2mm；6. 金属壳体元器件和金属件（屏蔽盒等）不能与其它元器件相碰，不能紧贴印制线、焊盘，其间距应大于2mm。
定位孔、紧固件安装孔、椭圆孔及板中其它方孔外侧距板边的尺寸大于3mm；7. 发热元件不能紧邻导线和热敏元件；高热器件要均衡分布；8. 电源插座要尽量布置在印制板的四周，电源插座与其相连的汇流条接线端应布置在同侧。
特别应注意不要把电源插座及其它焊接连接器布置在连接器之间，以利于这些插座、连接器的焊接及电源线缆设计和扎线。
电源插座及焊接连接器的布置间距应考虑方便电源插头的插拔；9. 其它元器件的布置：所有IC元件单边对齐，有极性元件极性标示明确，同一印制板上极性标示不得多于两个方向，出现两个方向时，两个方向互相垂直；10、板面布线应疏密得当，当疏密差别太大时应以网状铜箔填充，网格大于8mil(或0.2mm)；11、贴片焊盘上不能有通孔，以免焊膏流失造成元件虚焊。
重要信号线不准从插座脚间穿过；12、贴片单边对齐，字符方向一致，封装方向一致；13、有极性的器件在以同一板上的极性标示方向尽量保持一致。
二、元件布线规则1、画定布线区域距PCB板边≤1mm的区域内，以及安装孔周围1mm内，禁止布线；2、电源线尽可能的宽，不应低于18mil；信号线宽不应低于12mil；cpu 入出线不应低于10mil（或8mil）；线间距不低于10mil；3、正常过孔不低于30mil；4、双列直插：焊盘60mil，孔径40mil；1/4W电阻： 51*55mil（0805表贴）；直插时焊盘62mil，孔径42mil；无极电容： 51*55mil（0805表贴）；直插时焊盘50mil，孔径28mil；5、注意电源线与地线应尽可能呈放射状，以及信号线不能出现回环走线。
号线的放置和布线过程 该约束管理系统是完全集成到PCB 编辑器中 而约束可以随着设计过程的进行而被实时地确认 确认过程的结果是用图形化的方式表示约束条件是否满足 满足约束用绿色显示 不满足约束就用红色显示 这可使设计师可以及时地看到设计的进度 以及因电子数据表中任何设计变动而产生的影响 布图规划与布局约束和规则驱动的方法有利于强大而灵活的布局功能 包括互动和自动的元件布局 工程师或设计师可以在设计输入或布图规划阶段将元件或支电路分配到特定的 区域 可以通过REF 封装方式 相关信号名 零件号码或原理图表/页面号码来过滤或选择元件 当今的电路板上有成千上万种元器件 需要精确的管理 通过实时的器件装配分析和反馈 得以实现器件装配时从整体上来考虑并满足EMS 规则 以提高设计师的设计速度和效率 DFA(可装配型设计)分析 Allegro PCB Design XL 和GXL 有提供 实现了在互动式元件放置时 实时地进图1 Cadence PCB 设计解决方案集成了从简单到复杂PCB 设计所需的所有工具 行DFA 规则检查 基于一个器件类型和封装排列的二维电子表格 DFA 可以实时地检查器件的边到边 边到端或端到端的距离是否违反最小要求 使得PCB 设计师可以同步地放置元器件以实现最优的可布线性 可生产性和信号时序要求 战略规划和设计意图 GRE global rounting environment 由总线互联主导的高度约束 高密度设计可能会花大量时间用于战略性规划和布线 加上当今元件的密度问题 新的信号标准和特定的拓扑结构要求 传统的CAD 工具和技术已经不足以满足捕捉设计师的特定布线意图要求动态铺铜动态铺铜技术提供了实时灌注/修复功能Shape 参数可以被适用于三个不同的方面参数可以被添加到全局shape, 同类shape以及单个shape 中 走线 导孔和元件添加到动态铜皮中 将会按照其形状自动连接或避让 当物体被移去时 形状会自动填充回去 在编辑完成后 动态铺铜不需要批量自动避让 也不需要其它的后期加工步骤RF 设计RF 设计要求包括要比以往更快 更精确地解决高性能/高频率电路 RF/复合信号技术为PCB RF 设计提供了一种完整的 从前端到后端 从原理图到布局到制造的解决方案 RF 技术包含了高级的RF 性能 包括参数化创建和编辑RF 器件的智能布局功能以及一种灵活的图形编辑器 一种双向的IFF 界面提供了RF 电路数据的快速而有效地图3 动态推挤功能让交互式布线非常容易 即便是在最尖端的设计上PCB 制造可以进行全套底片加工 裸板装配和测试输出 包括各种格式的Gerber 274x NC drill 和裸板测试 更重要的是 Cadence 通过其Valor ODB++界面 还包含Valor Universal Viewer 支持业界倡导的Gerber-less 制造 ODB++数据格式可创建精确而可靠的制造数据 进行高质量的Gerber-less 制造 PCB 自动布线器技术自动化的互联环境设计复杂度 密度和高速布线约束的提高使PCB 的手动布线既困难又耗时 复杂的互联布线问题通过强大的 自动化的技术得以解决 这种强大的 经实践证明的自动布线器含有一种批量布线模式 含有众多的用户可定义的布线策略 以及自动的策略调整 互动的布线环境 具有实时互动走线推挤特性 有助于对走线的快速编辑 具有广泛的布图规划功能和完整的元件放置特点的互动式放置环境 使得无需切换应用程序就可以进行放置变更 优化布线 通过使用自动交互式布图规划和放置功能 设计师可以提高布线质量和效率 这与元件布局直接相关 此外 广泛的规则集让设计师可以控制范围广泛的约束 从默认的板级规则到按照线路种类的规则 再到区域规则 Allegro 产品提供的高速布线能力能图4 PCB RF 设计完整的从前端到后端型解决方案图5 高级自动布线技术有效地解决密集型 高约束设计图6 布局编辑器容许你在布线过程的所有阶段评估空间 逻辑流程和拥挤度文档Cadence工具提供了用户向导 前后关联帮助 F1 参考指南 在线教程和多媒体演示等一系列的文档这些文档可以帮助你•通过搜索在线帮助系统寻找你所需要的。
Cadence_Allegro16.2常⽤操作⽅法Cadence_Allegro16.2常⽤操作⽅法Orcad中图纸模版的设置1.Option—>Design Template—>Title Block,Symbol栏中输⼊Title Block所在的.OLB库⽂件位置（E:\cadence_design\schlib\DIDIDEV.OLB），Title Block中输⼊模版⽂件名“TitleBlock_SHU”，内有公司的logo。
2.Text栏内Title中输⼊正在设计的板的名称，Document Number中输⼊⽂件编号，Revision中输⼊版本号。
3.在添加新页时，模版图纸的上述信息会⾃动添加Orcad 中快速修改所有零件的Footprint⽅法⼀：⼀页⼀页修改，打开某页，按CTRL＋A，选中当前页所有器件，再点右键，选Edit属性，在弹出对话框中选Parts栏，按要修改REF 排序，⽤左键拖拉要修改的为同种封装器件再点右键，然后击EDIT，填⼊封装就成批修改了⽅法⼆：选择顶层原理图（SCHEMATIC1），右键选Edit Object Properties，列出所有元件，找到PCB Footprint 那项，可以逐个填⼊，也可以相同封装填⼀个，然后拖动该⿊框的右下⾓⼗字形复制。
Orcad BOM表中输出原件的PCBfootprint封装型号选中顶层项⽬设计.dsn标题，在tools菜单中选择bill of materials,在header栏追加填⼊“\tPCBFootPrint”，在Combined property string栏中追加填⼊“\t{PCB footprint}”,不选Open in Excel,⽣成.BOM⽂件后，⽤excel⼿⼯导⼊.BOM⽂件，在导⼊步骤三中选择“⽂本”⽅式。
然后在Excell 中修改BOM表的边框等格式。
Orcad还有⼀处地⽅可输出带有机械尺⼨的BOM表，选中顶层项⽬设计.dsn标题，在report菜单中选择CIS bill of Materials,有standard和Crystal report两种形式输出。
Cadence SPB v16.2 安装及完整破解详细说明一、修改license 文件以文本方式打开license.lic 文件，将“this_host ”改为当前计算机的名字（Host Name ）。
计算机名字可在控制台中通过“ipconfig /all ”命令查看。
然后，将修改好的文件拷贝到C:\Cadence\LicenseManager 目录。
Host Name二、准备安装程序Cadence SPB v16.2共有三张安装光盘，将所有安装文件解压到同一目录下，分别对应\Disk1、\Disk2、\Disk3三个独立文件夹。
三、安装License Manager双击setup.exe，启动安装向导。
选择安装License Manager。
安装过程会提示选择License文件，选择先前修改好的那个license.lic。
在License Server Data中的Port Number框内，保留“5280”即可；但本身可能会在数字后留有若干空格，必须将这些空格删除，否则点“Next”会报错。
License Manager安装成功后，可以看到在license.lic文件中修改过的计算机名。
启动LmTool工具来设定License Manager。
在Service/License File选项卡中选择“Configuration using Services”。
在Config Services选项卡中的Path to the license file框中载入先前修改过的license.lic文件。
点击“Save Service”并确认保存。
在Start/Stop/Reread选项卡中可启动或停止License Manager服务。
软件正常工作时要保证服务处于启动状态。
四、正式安装Cadence套件在安装向导中选择“Product Installation”。
建议在安装前关闭所有的杀毒软件和防火墙，否则有些配置文件无法写入。
Cadence_SPB16.3入门教程——元器件布局2012-03-07 13:50:28| 分类：cadence | 标签： |字号大中小订阅在摆放元件的时候可以与OrCAD Capture交互来完成。
在OrCAD Capture中打开原理图，选择菜单Options->Perferences，如图3.11所示。
图3.11 OrCAD Capture交互弹出Preferences对话框，如图3.12所示。
图3.12 Preferences 对话框点击Miscellaneous标签，将Enable Intertool Communication复选框选中。
点击确定关闭对话框。
之后在allegro中打开Placement 对话框的状态下，首先在原理图中点击需要放置的元件使之处于选中状态下，然后切换到allegro中，把鼠标移到作图区域内，就会发现该元件跟随着鼠标一起移动了，在想要放置的位置单击鼠标左键即可将该元件放置在PCB中，cadence的这个交互功能非常的好用，不仅在布局的时候可以这样，在布线仿真的时候都能使用该功能来提高效率。
PCB布局是一个很重要很细心的工作，直接影响到电路信号的质量。
布局也是一个反复调整的过程。
一般高速PCB布局可以考虑以下几点：·CPU或者关键的IC应尽量放在PCB的中间，以便有足够的空间从CPU引线出来。
·CPU与内存之间的走线一般都要做等长匹配，所以内存芯片的放置要考虑走线长度也要考虑间隔是否够绕线。
·CPU的时钟芯片应尽量靠近CPU，并且要远离其它敏感的信号。
·CPU的复位电路应尽量远离时钟信号以及其它的高速信号。
·去耦电容应尽量靠近CPU电源的引脚，并且放置在CPU芯片的反面。
·电源部分应放在板子的四周，并且要远离一些高速敏感的信号。
·接插件应放置在板子的边上，发热大的元器件应放在置在通风条件好的位置，如机箱风扇的方向。
CADENCEPCB设计中文教程CADENCE是一种著名的电子设计自动化（EDA）工具，广泛应用于PCB （Printed Circuit Board，印刷电路板）设计。
CADENCE PCB设计软件在工业界具有广泛的应用，设计工程师可以使用CADENCE软件来设计和制造高品质的电路板。
本教程将向您介绍CADENCE PCB设计的基本概念和步骤。
一、CADENCEPCB设计的基本概念1.原理图设计：首先，在CADENCE工具中，您需要绘制电路的原理图。
原理图是电路的图形表示，包含电路中所有元件（如电阻、电容、晶体管等）的符号和连接线，以及它们之间的连接关系。
您可以使用CADENCE工具库中提供的元件符号来绘制原理图。
2.元件库管理：CADENCE提供了一个元件库管理工具，您可以在其中创建和管理自定义的元件库。
通过元件库管理，您可以将常用的元件符号保存在库中，以便在不同的电路设计中重复使用。
3.PCB布局设计：在完成原理图设计后，您需要将电路中的元件布局在PCB上。
PCB是一个具有金属层、绝缘层和焊盘的印刷电路板。
CADENCE提供了一个布局工具，您可以在其中将各个元件放置在PCB上，并绘制它们之间的连接线。
4.线路连接：在CADENCE中，您可以使用布线工具将电路中的元件之间连接起来。
通过布线工具，您可以选择不同的线宽和线间距，并确保线路之间没有短路和断路。
布线完成后，您可以使用CADENCE的自动布线功能来优化线路布线，并提高电路性能。
5.电气规则检查：在完成PCB布局和布线后，您需要进行电气规则检查。
电气规则检查可以帮助您查找布局中的错误，如未连接的元件、未连接的引脚、引脚冲突等。
CADENCE提供了一些强大的电气规则检查工具，可帮助您轻松检查电路的正确性。
6. 制造文件生成：最后，在完成PCB设计后，您需要生成制造文件。
制造文件包括Gerber文件、钻孔文件和BOM（Bill of Materials，物料清单）等。
Cadence_SPB16.2入门教程——PCB布线（一）PCB布线4.1 PCB层叠结构层叠结构是一个非常重要的问题，不可忽视，一般选择层叠结构考虑以下原则：·元件面下面（第二层）为地平面，提供器件屏蔽层以及为顶层布线提供参考平面；·所有信号层尽可能与地平面相邻；·尽量避免两信号层直接相邻；·主电源尽可能与其对应地相邻；·兼顾层压结构对称。
对于母板的层排布，现有母板很难控制平行长距离布线，对于板级工作频率在 50MHZ以上的（50MHZ以下的情况可参照，适当放宽），建议排布原则：·元件面、焊接面为完整的地平面（屏蔽）；·无相邻平行布线层；·所有信号层尽可能与地平面相邻；·关键信号与地层相邻，不跨分割区。
基于以上原则，对于一个四层板，优先考虑的层叠结构应该是：·S ←信号·G ←地平面·P ←电源层·S ←信号对于一个六层板，最优的层叠结构是：·S1 ←信号·G1 ←地平面·S2 ←信号·G2 ←地平面·P ←电源层·S4 ←信号对于一个八层板，有两种方案：方案 1：方案2：·S1 ←信号S1 ←信号·G1 ←地平面G1 ←地平面·S2 ←信号S2 ←信号·G2 ←地平面P1 ←电源层·P ←电源层G2 ←地平面·S3 ←信号S3 ←信号·G3 ←地平面P2 ←电源层·S4 ←信号S4 ←信号方案2主要是比方案1多了一个电源层，在电源比较多的情况下可以选择方案2。
对于更多层的结构也是按照上面的原则来定，可以参考其它的资料。
下面以SMDK6410核心板(设计为八层板)来设置层叠结构，包括规则设置，PCB布线等。
打开程序->Cadence SPB 16.2->PCB Editor，然后打开在第3 章布局好的PCB文件。
cadence布线规则和技巧Cadence布线规则和技巧在电子设计领域，Cadence是一种常用的EDA工具，被广泛用于电路设计和布线。
布线是电路设计的重要环节，它决定了电路的性能和稳定性。
本文将介绍一些Cadence布线规则和技巧，帮助工程师更好地进行电路布线。
1. 保持信号完整性：在布线过程中，保持信号完整性是至关重要的。
信号完整性可以通过遵循一些规则来实现。
首先，尽量减少信号线的长度，以减少信号传输的延迟和损耗。
其次，要避免信号线之间的串扰，可以采用合适的间距和屏蔽措施。
最后，要确保信号线的阻抗匹配，以避免反射和干扰。
2. 地线布线规则：地线是电路中至关重要的信号回路。
在进行地线布线时，需要注意以下几点。
首先，地线应尽可能宽，以降低电阻和电流密度。
其次，地线应尽量与信号线平行，以减少干扰。
最后，地线应尽量靠近信号线，以减少回环面积和电感。
3. 电源线布线规则：电源线是供电的关键部分，其布线也需要一些规则。
首先，电源线应尽量短，以减少电源噪声和电压降。
其次，电源线应尽量宽，以降低电阻和电流密度。
最后，电源线应尽量避免与信号线和地线交叉，以减少干扰。
4. 时钟线布线规则：时钟线在数字电路中起着关键作用，其布线需要一些特殊规则。
首先，时钟线应尽量短，以降低时钟偏移和延迟。
其次，时钟线应尽量避免与其他信号线交叉，以减少串扰。
最后，时钟线应尽量靠近其相关的信号线，以减少时钟抖动和功耗。
5. 差分信号布线规则：差分信号是一种常用的抗干扰技术，在布线时也需要一些特殊规则。
首先，差分信号的两条线应尽量相等，以保持差分模式的平衡。
其次，差分信号的两条线应尽量靠近，以减少共模噪声。
最后，差分信号的两条线应尽量避免与其他信号线交叉，以减少串扰。
6. 规避布线冲突：在布线过程中，可能会出现一些冲突，如信号线之间的交叉、信号线与电源线的交叉等。
为了规避这些冲突，可以使用一些技巧。
例如，可以通过增加层次来避免交叉，将信号线和电源线分布在不同的层次上。
cadence 画 PCB 板傻瓜教程（转帖）复制于某网站,谢谢。
拿出来分享吧,希望对初学者能有帮助,可以很快了解 Cadence 的使用，谢谢共享者。
一．原理图1.建立工程与其他绘图软件一样，OrCAD 以Project 来管理各种设计文件。
点击开始菜单，然后依次是所有程序—打开 cadence 软件—》一般选用 Design Entry CIS，点击Ok 进入Capture CIS。
接下来是 File--New--Project，在弹出的对话框中填入工程名、路径等等，点击 Ok 进入设计界面。
2.绘制原理图新建工程后打开的是默认的原理图文件 SCHEMATIC1 PAGE1，右侧有工具栏，用于放置元件、画线和添加网络等等，用法和 Protel 类似。
点击上侧工具栏的Project manager（文件夹树图标）或者是在操作界面的右边都能看到进入工程管理界面，在这里可以修改原理图文件名、设置原理图纸张大小和添加原理图库等等。
1）修改原理图纸张大小：双击 SCHEMATIC1 文件夹，右键点击 PAGE1，选择Schematic1 Page Properties，在 Page Size 中可以选择单位、大小等； 2）添加原理图库：File--New--Library，可以看到在 Library 文件夹中多了一个 library1.olb 的原理图库文件，右键单击该文件，选择 Save，改名存盘；（注意：在自己话原理图库或者封装库的时候，在添加引脚的时候，最好是画之前设定好栅格等参数，要不然很可能出现你画的封装，很可能在原理图里面布线的时候通不过，没法对齐，连不上线！）3）添加新元件：常用的元件用自带的（比如说电阻、电容的），很多时候都要自己做元件，或者用别人做好的元件。
右键单击刚才新建的 olb 库文件，选 New Part，或是New Part From Spreadsheet，后者以表格的方式建立新元件，对于画管脚特多的芯片元件非常合适，可以直接从芯片 Datasheet 中的引脚描述表格中直接拷贝、粘贴即可（pdf 格式的 Datasheet 按住Alt 键可以按列选择），可以批量添加管脚，方便快捷。
Cadence_SPB16.2入门教程——PCB布线（一）PCB布线4.1 PCB层叠结构层叠结构是一个非常重要的问题，不可忽视，一般选择层叠结构考虑以下原则：·元件面下面（第二层）为地平面，提供器件屏蔽层以及为顶层布线提供参考平面；·所有信号层尽可能与地平面相邻；·尽量避免两信号层直接相邻；·主电源尽可能与其对应地相邻；·兼顾层压结构对称。
对于母板的层排布，现有母板很难控制平行长距离布线，对于板级工作频率在 50MHZ以上的（50MHZ以下的情况可参照，适当放宽），建议排布原则：·元件面、焊接面为完整的地平面（屏蔽）；·无相邻平行布线层；·所有信号层尽可能与地平面相邻；·关键信号与地层相邻，不跨分割区。
基于以上原则，对于一个四层板，优先考虑的层叠结构应该是：·S ←信号·G ←地平面·P ←电源层·S ←信号对于一个六层板，最优的层叠结构是：·S1 ←信号·G1 ←地平面·S2 ←信号·G2 ←地平面·P ←电源层·S4 ←信号对于一个八层板，有两种方案：方案 1：方案2：·S1 ←信号S1 ←信号·G1 ←地平面G1 ←地平面·S2 ←信号S2 ←信号·G2 ←地平面P1 ←电源层·P ←电源层G2 ←地平面·S3 ←信号S3 ←信号·G3 ←地平面P2 ←电源层·S4 ←信号S4 ←信号方案2主要是比方案1多了一个电源层，在电源比较多的情况下可以选择方案2。
对于更多层的结构也是按照上面的原则来定，可以参考其它的资料。
下面以SMDK6410核心板(设计为八层板)来设置层叠结构，包括规则设置，PCB布线等。
打开程序->Cadence SPB 16.2->PCB Editor，然后打开在第3 章布局好的PCB文件。
点击工具栏的图标按钮，或者选择Setup->Cross-section 菜单，如图4.1所示。
图4.1 层叠结构设置弹出Layout Cross Section对话框，如图4.2所示。
图4.2 Layout Cross Section对话框由于电路板是用手工建立的，所以在Corss Section中只有Top层和BOTTOM层，需要手工来增加6个层，并调整层叠结构。
在Subclass Name 一栏前面的序号上点击鼠标右键，弹出一个菜单，如图4.3所示。
图4.3 增加层可以选择Add Layer Above在该层上方增加一层，可以选择Add Layer Below在该层下方增加一层，还可以选择Remove Layer 删除该层。
在走线层之间还需要有一层隔离层。
最后设置好的八层板的层叠结构如图4.4所示，采用的是方案2的层叠结构。
图4.4 设置好的八层板层叠结构Subclass Name一列是该层的名称，可以按照自己的需要来填写。
Type 列选择该层的类型，有三种：·CONDUCTOR：走线层；·PLANE：平面层，如GND平面；·DIELECTRIC：介电层，即隔离层。
Material列设置的是该层的材料，一般根据实际PCB板厂提供的资料来设置。
Thickness设置的是该层的厚度，如果是走线层和平面层则是铜皮的厚度。
Conductivtl设置的是铜皮的电阻率。
Dielectric Constant 列设置介电层的介电常，与Thickness列的参数一起都是计算阻抗的必要参数。
Loss Tangent列设置介电层的正切损耗。
Negtive Artwork设置的是该层是否以负片形式输出底片，表示输出负片，表示输出正片。
在这个板中，POWER1与GND2采用负片形式。
设置好后点击OK 关闭对话框。
4.2 布线规则设置布线约束规则是PCB布线中很重要的一步工作，规则设置和好坏直接影响到PCB信号的好坏和工作效率。
布线规则主要设置的是差分线，线宽线距，等长匹配，过孔等等。
下面一步一步设置这些规则。
约束规则在约束管理器中设置。
选择菜单 Setup->Constraints->Constraint Manager。
或者直接点击工具栏上的图标按钮打开约束管理器，如图4.5所示。
图4.5 打开约束管理器打开约束管理器后的界面如图4.6所示。
图4.6 约束管理器可以看到界面包含了两个工作区，左边是工作簿/工作表选择区，用来选择进行约束的类型；右边是工作表区，是对应左边类型的具体约束设置值。
在左边共有6个工作表，而一般只需要设置前面四个工作表的约束就可以了，分别是Eelctrical、Physical、Spacing、Same Net Spacing。
分别对应的是电气规则的约束、物理规则的约束，如线宽、间距规则的约束(不同网络)、同一个网络之间的间距规则。
为了能更好的使用约束管理器，先做一点基本概念的解释。
4.2.1 对象(object)对象是约束所要设置的目标，是具有优先级的，顶层指定的约束会被底层的对象继承，底层对象指定的同样约束优先级高于从顶层继承下来的约束，一般尽量在顶层指定约束。
最顶层的对象是系统system，最底层的对象是管脚对pin–pair。
对象的层次关系依次为：系统(system)-> 设计(Designe)-> 总线(bus)->网络类(net class)->总线(bus)-> 差分对(differential pair)-> 扩展网络/网络(Xnet)-> 相对或匹配群组(Match group)-> 管脚对(Pin pair)(1)系统(system)系统是最高等级的对象，除了包括设计（比如单板）之外，还包括连接器这些设计的扩展网络、互连电缆和连接器。
(2)设计(Designe)设计代表一个单板或者系统中的一块单板，在多板结构中，每块板都是系统的一个单独的设计。
(3)网络类集合(net class)网络类集合可以是总线、网络扩展网络、差分对及群组匹配的集合。
(4)总线(bus)总线是管脚对、网络或者扩展网络的集合。
在总线上获取的约束被所有总线的成员继承。
在与原理图相关联时，约束管理器不能创建总线，而且总线是设计层次的，并不属于系统层次。
(5)差分对(differential pair)用户可以对具有差分性质的两对网络建立差分对。
(6)扩展网络/网络(Xnet)网络就是从一个管脚到其他管脚的电子连接。
如果网络的中间串接了被动的、分立的器件比如电阻、电容或者电感，那么跨接在这些器件的两个网络可以看成一个扩展网络。
如图4.7所示，网络net1、net2 和net3组成一个扩展网络。
图4.7 Xnet(7)相对或匹配群组(Match group)匹配群组也是网络、扩展网络和管脚对的集合，但集合内的每个成员都要匹配或者相对于匹配于组内的一个明确目标，且只能在【relative propagation delay】工作表定义匹配群组，共涉及了三个参数，目标，相对值和偏差。
如果相对值没有定义，匹配群组内的所有成员将是绝对的，并允许一定的偏差。
如果定义了相对值，那么组内的所有成员将相对于明确的目标网络。
·目标：组内其他管脚对都要参考的管脚对就是目标，目标可以是默认的也可以是明确指定的管教对，其他的管脚对都要与这个目标比较。
·相对值：每个成员与目标的相对差值，如果没有指定差值，那么所有成员就需要匹配，如果此值不为0，群组就是一个相对匹配的群组。
·偏差：允许匹配的偏差值。
(8) 管脚对(Pin pair)管脚对代表一对逻辑连接的管脚，一般是驱动和接收。
Pin pair 可能不是直接连接的，但是肯定存在于同一个网络或者扩展网络中。
分页4.2.2 建立差分对本设计中共有三对差分线信号，分别是DDR内存时钟信号、USB OTG 数据信号、USB HOST 数据信号。
在约束管理器中选择Objects->Create->Differential Pair，如图4.8所示。
图4.8 建议差分对弹出Create Differential Pair对话话，如图4.9所示。
图4.9 Create Differential Pair对话框在左上角的下拉框中选择Net，然后在下面的列表框中找到DDR 内存芯片的两个时钟信号网络分别是XM1SCLK、XM1SCLKN 在列表框中双击这两个网络或者单击选中后点按钮加到右边的Selections编辑框中。
在Diff Pair Name编辑框中输入差分对的名字：DDRCLK，然后点击Create 按钮。
点击Close关闭对话框。
其它的两个差分对用同样的方法建立，这里就不重复了。
最后点击左边Eelctrical工作表下的Net->Routing，在右边的工作表中就可以看到设置好的三个差分对。
如图4.10所示。
图4.10 设置好的差分对4.2.3 差分对规则设置建立好差分对后，还需要建立一个专门于差分对的电气规则。
首先点击左边工作表选择区中的Eelctrical工作表下的Eelctrical Constraint Set->Routing->Differential Pair，然后选择菜单Objects->Create->Eelctrical CSet，如图 4.11所示。
图4.11 差分对规则设置弹出Create Electrical CSet对话框，如图4.12所示。
在Electrical CSet编辑框中输入该约束规则的名称：DIFF_FAIR，点击OK 关闭对话框。
图4.12 Create Electrical CSet对话框这时候在右边的工作表内我看看到多了一个DIFF_PAIR约束规则，如图4.13所示。
图4.13 增加的DIFF_PAIR规则下面给这个差分对约束规则设置参数。
差分对约束规则参数主要有以下几个：·Uncoupled Length：差分对网络中的不匹配的长度。
即不能按差分对走线的总长度。
·Min Line Spacing：最小的线间距。
·Primary Gap：差分对最优先选择的线间距(边到边间距)。
·Primary Width：差分对最优先选择的线宽。
·Neck Gap：差分对在Neck模式下的线间距(边到边间距)，用于在布线密集区域内切换到Neck模式，这时差分走线的线间距由Primary Gap设定的值切换到该值。
