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VHDL语言设计出租车计费系统

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一、设计任务与要求（1）、能够实现计费功能费用的计算是按行驶里程收费，设出租车的起步价是5.00元，当里程小于3km里时，按起步价收费；当里程大于3km时每公里按1.3元计费。

等待累计时间超过2min，按每分钟1.5元计费。

所以总费用按下式计算：总费用=起步价+（里程-3km）*里程单价+等候时间*等候单价（2）、能够实现显示功能●显示汽车行驶里程：用四位数字显示，显示方式为“XXXX”，单价为km。

计程范围为0~99km，计程分辨率为1km。

●显示等候时间：用两位数字显示分钟，显示方式为“XX”。

计时范围为0~59min，计时分辨率为1min。

●显示总费用：用四位数字显示，显示方式为“XXX.X”，单位为元。

计价范围为999.9元，计价分辨率为0.1元。

二、设计原理根据设计要求，系统的输入信号CLK，计价开始信号START，等待信号STOP，里程脉冲信号FIN。

系统得输出信号有：总费用数CHA0 ~CHA3，行驶距离KM0 ~KM1，等待时间MIN0 ~MIN1 等。

系统的元件框图如下：系统有两个脉冲输入信号clk_195、fin，两个控制输入开关start、stop；控制过程为：start作为计费开始开关，当start为高电平时，系统开始根据输入的情况计费。

当有乘客上车并开始行驶时，fin脉冲到来，进行行驶计费，此时的stop需要置为0；如需停车等待，就把stop变为高电平，并去除fin输入脉冲，进行等待计费；当乘客下车且不等待时，直接将start置为0，系统停止工作；系统由分频模块、控制模块、计量模块和计费模块四部分组成。

计量模块是整个系统实现里程计数和时间计数的重要部分；控制模块是实现不同计费方式的选择部分；设计通过分频模块产生不同频率的脉冲信号来实现系统的计费。

计量模块采用1HZ的驱动信号，计费模块采用13HZ、15HZ的驱动信号；计量模块每计数一次，计费模块就实现13次或者15次计数，即为实现计时时的1.5 元/min、计程时的1.3元/km的收费；系统总体顶层框图为：三、设计步骤（一）、分频模块分频模块是对系统时钟频率进行分频，分别得到15HZ、13HZ、1HZ三种频率；本设计中通过三种不同频率的脉冲信号实现在计程车在行驶、等待两种情况下的不同计费。

原理框图如下：源程序如下：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity fenpin2 isport ( clk_195 :in std_logic; ；频率为195HZ的时钟clk_13: out std_logic; ；频率为13HZ的时钟clk_15: out std_logic; ；频率为15HZ的时钟clk_1: out std_logic); ；频率为1HZ的时钟end fenpin2;architecture rt1 of fenpin2 issignal q_13:integer range 0 to 12; ；分频器signal q_15:integer range 0 to 14; ；分频器signal q_1:integer range 0 to 194; ；分频器beginprocess(clk_195)beginif (clk_195'event and clk_195='1' )thenif q_13=12 then q_13<=0;clk_13<='1'; ；此处产生13HZ频率的信号else q_13<=q_13+1;clk_13<='0';end if;if q_15=14 then q_15<=0;clk_15<='1'; ；此处产生15HZ频率的信号else q_15<=q_15+1;clk_15<='0';end if;if q_1=194 then q_1<=0;clk_1<='1'; ；此处产生1HZ频率的信号else q_1<=q_1+1;clk_1<='0';end if;end if;end process;end rt1;分频模块的仿真波形图为：注：有图中的周期时间可以看出，三种输出的信号脉冲对应的频率比实现了1：13：15；（二）、计量模块本模块实现对于出租车在行驶和等待过程中的继承和计时功能；当行驶里程大于3KM时，本模块中en0信号变为1；当等待时间大于2min时，本模块中en1信号变为1；clk1每来一个上升沿，计量模块实现一次计数，里程数或者等待时间加1；元件框图为：源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity jiliang isport( s: in std_logic; ；计量开始信号fin: in std_logic; ；里程脉冲信号stop: in std_logic; ；等待信号clk1: in std_logic; ；计量驱动信号en1,en0:buffer std_logic; ；计量输出的控制信号k1,k0: buffer std_logic_vector(3 downto 0); ；里程计数m1,m0: buffer std_logic_vector(3 downto 0)); ；时间计数end jiliang;architecture rt2 of jiliang issignal w:integer range 0 to 59; ；秒计数器beginprocess(clk1)beginif clk1'event and clk1='1' then ；本语句实现clk1对计量模块的驱动if s='0' thenw<=0;en1<='0';en0<='0';m1<="0000";m0<="0000";k1<="0000";k0<="0000";elsif stop='1' then ；等待计时开始标志if w=59 then w<=0;if m0="1001" then m0<="0000";if m1="0101" then m1<="0000";else m1<=m1+1;end if;else m0<=m0+1;end if; ；完成等待计时if m1&m0>"00000001"then en1<='1'; ；等待时间大于2min输出使能else en1<='0'; 信号en1end if;else w<=w+1;en1<='0';end if;elsif fin='1' then ;行驶计程开始if k0="1001" then k0<="0000";if k1="1001" then k1<="0000";else k1<=k1+1;end if;else k0<=k0+1;end if; ；完成里程计数if k1&k0>"00000010" then en0<='1'; ；行驶里程大于3KM输出使能else en0<='0'; 信号en0end if;else en1<='0';en0<='0'; ;clk1不驱动，使能信号为0end if;end if;end process;计量模块的仿真波形图为：注：由图可以看出，在fin脉冲到来时，k1、k0进行计数，en0在每进行一次加法计数时就输出一次高电平；当stop为高电平时，即为进入等待计时，m1、m0进行计数，en1在每进行一次计时计数的时候输出一个高电平；（三）、计费模块本模块根据输入的clk2信号变化，调节费用的计数，c0、c1、c2、c3分别表示费用的显示。

原理框图为：源程序如下：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jifei isport(clk2:in std_logic; ；计费驱动信号start: in std_logic; ；计费开始信号c0,c1,c2,c3: buffer std_logic_vector(3 downto 0));architecture rt3 of jifei isbeginprocess(clk2,start)beginif start='0' then c3<="0000";c2<="0000";c1<="0101";c0<="0000"; 对于起步elsif clk2'event and clk2='1' then 价进行了限定if c0="1001" then c0<="0000";if c1="1001" then c1<="0000";if c2="1001" then c2<="0000";if c3="1001" then c3<="0000";else c3<=c3+1;end if;else c2<=c2+1;end if;else c1<=c1+1;end if;else c0<=c0+1; ；完成计费功能end if;end if;end process;end rt3;计费模块仿真波形图为：注：由图中可以看出，随着clk2的高电平的到来，c3、c2、c1、c0逐级进行加法计数，当c0计数到九时，产生进位，c1加一；当c1计数到九时，产生进位，c2加一；当c2计数到九时，产生进位，c3加一；起步价为5元；（四）、控制模块本模块主要是通过两个不同的输入使能信号，对两个输入脉冲进行选择输出；使能信号是计量模块中的输出，两个输入脉冲是分频模块输出的13HZ、15HZ的脉冲；本模块实现了双脉冲的二选一；原理框图为：源程序如下：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity kongzhi isport(ent0,ent1:in std_logic; ；输入的使能选择信号clk_in1:in std_logic; ；输入脉冲clk_in2:in std_logic; ；输入脉冲clk_out:out std_logic); ；输出脉冲end kongzhi;architecture rt4 of kongzhi isbeginprocess(ent0,ent1)beginif ent0='1' then ；本语句实现对双脉冲的二选一clk_out<=clk_in1;elsif ent1='1' thenclk_out<=clk_in2;end if;end process;end rt4;控制模块的仿真波形图为：注：由图中可以看出，当ent0为高电平时，输出为这一时段的clk_in1; 当ent1为高电平时，输出为这一时段的clk_in2;（五）、原件例化(总模块)本模块用例化语句实现出租车的计费器系统设计，将各个模块组合在一起；源程序如下：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity taxi isport ( clk_195 :in std_logic; ；195HZ的输入信号start :in std_logic; ；计价开始信号stop:in std_logic; ；等待信号fin:in std_logic; ；里程脉冲信号cha3,cha2,cha1,cha0:out std_logic_vector(3 downto 0); ；计费显示输出km1,km0:out std_logic_vector(3 downto 0); ；里程计数显示min1,min0: out std_logic_vector(3 downto 0)); ；等待时间计数end taxi;architecture behav of taxi iscomponent fenpin2 ；本语句实现对分频模块的例化port(clk_195: in std_logic;clk_13: out std_logic;clk_15: out std_logic;clk_1 : out std_logic);end component;component jiliang ；本语句实现对计量模块的例化port( s: in std_logic;fin: in std_logic;stop: in std_logic;clk1: in std_logic;en1,en0:buffer std_logic;k1,k0: buffer std_logic_vector(3 downto 0);m1,m0: buffer std_logic_vector(3 downto 0));end component;component jifei ；本语句实现对计费模块的例化port(clk2:in std_logic;start: in std_logic;c0,c1,c2,c3: buffer std_logic_vector(3 downto 0));end component;component kongzhi ；本语句实现对控制模块的例化port(ent0,ent1:in std_logic;clk_in1:in std_logic;clk_in2:in std_logic;clk_out:out std_logic);end component;signal tmp1,tmp2,tmp3,tmp4,tmp5,tmp6: std_logic; ；定义中间信号量beginu1: fenpin2 port map(clk_195,tmp1,tmp2,tmp3);u2: jiliang port map(start,fin,stop,tmp3,tmp4,tmp5,km1,km0,min1,min0);u3:kongzhi port map(tmp4,tmp5,tmp1,tmp2,tmp6);u4: jifei port map(tmp6,start,cha0,cha1,cha2,cha3);end behav;四、程序仿真波形注：由图中可以看出，当fin脉冲信号到来时，实现了行驶计费,当行驶里程超过三公里，则再按每公里1.3元计费；当stop为高电平，即进入等待计时收费；当等待时间超过2min 时，每过一分钟加1.5元，即为实现每等一分钟收费1.5元。

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基于VHDL语言的出租车计费系统的设计综述

基于VHDL语言的出租车计费系统的设计综述

基于VHDL语言的出租车计费系统的设计摘要本文通过对VHDL的初步学习并掌握了其基本知识后，以FPGA做主控芯片来实现基于VHDL语言的出租车计费的目的。

基于出租车行业的需求，传统的出租车计费器发展使用了十几年，在稳定性、成本、以及使用习惯上都具有一些优势。

本系统由FPGA和一些外围器件组成，具有操作简单，显示明了，功能强大的特点。

使用1602液晶模组作为显示器，可以显示数字、字母、中文、图片等，使系统信息一目了然。

本方案充分发挥人性化的特点。

本系统涉及到的理论知识有：VHDL知识、LCD液晶显示器的工作原理和使用方法，出租车计费系统的原理和实现方法等等。

关键词:1602液晶模组；FPGA; VHDLTAXI BILLING BASED ON VHDLABSTRACTBased on FPGA preliminary study and master its basics, in order to achieve the controlling chip FPGA based on VHDL taxi billing purposes.Based on the taxi industry demand, the traditional taxi meter development using ten years, in stability, cost, and the use of custom has some advantages. The system consists of single-chip FPGA and some peripheral devices, has the advantages of simple operation, display clear, powerful features. The use of 1602 LCD module as the display, can display numbers, letters, Chinese, pictures, make the system message stick out a mile. The proposal to give full play to the characteristics of human nature. The system relates to the theory of knowledge: VHDL, LCD liquid crystal display work principle and using method of billing system of a taxi, the principle and the realization method.Key words: 1602 LCD module；FPGA；VHDL目录1 前言--------------------------------------------------------------------------------------1 2系统设计2.1 总体设计构思---------------------------------------------------------------------2 2.2出租车计价器存在的问题------------------------------------------------------2 2.3问题的修改------------------------------------------------------------------------32.4 设计要求---------------------------------------------------------------------------33 硬件部分3.1 FPGA简介-------------------------------------------------------------------------4 3.2 工作原理---------------------------------------------------------------------------43.3 LCD的简介-----------------------------------------------------------------------54 软件部分4.1 VHDL语言的介绍----------------------------------------------------------------7 4.2 VHDL语言的特点-----------------------------------------------------------------7 4.3 主程序代码------------------------------------------------------------------------84.4 部分仿真------------------------------------------------------------------------------------------195 总结--------------------------------------------------------------------------------------22 6参考文献----------------------------------------------------------------------------------23 7 致谢---------------------------------------------------------------------------------------24第一章前言汽车计价器是乘客与司机双方的交易准则，它是出租车行业发展的重要标志，是出租车最重要的工具。

基于VHDL的出租车计价器系统设计ppt

基于VHDL的出租车计价器系统设计ppt


end if; end process p1; p2:process (temp0,clkin) begin if (reset='0') then temp1<=(others=>'0'); elsif rising_edge (clkin) then if (temp0>=licheng) then if (temp1=conv_std_logic_vector (4,4)) then temp1<=(others=>'0'); else temp1<=temp1+'1'; end if; end if; end if; end process p2; clkout<='1' when (temp1=conv_std_logic_vector( 4,4)) else '0'; length<="000000"& licheng when(temp0<=licheng) else temp0; end behave;
里程计价部分（ 第一部分 里程计价部分（续)
•计数器B作用 •对输入的100m脉冲oclk进行累加 •在开始时输出起步里程数据，而当超出 起步里程时自动输出实际公里数据给译 码/动态扫描模块 •每计满500m路程送出1个脉冲clkout给 计数器C。
里程计价部分（ 第一部分 里程计价部分（续) LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; USE ieee.std_logic_arith.ALL; ENTITY cnt_B is port ( reset,clkin: in std_logic; dip:in std_logic_vector (2 downto 0); length:out std_logic_vector(12 downto 0); clkout:out std_logic); end cnt_B; ARCHITECTURE behave of cnt_B is signal licheng: std_logic_vector(6 downto 0); signal temp0: std_logic_vector(12 downto 0); signal temp1:
(整理)出租车计费系统VHDL.

(整理)出租车计费系统VHDL.

EDA课程设计：出租车计费系统学生姓名：所在班级：指导老师：完成时间：一、课程设计目的1、综合运用EDA技术，独立完成一个课题的设计，考察运用所学知识，解决实际问题的能力；2、结合理论知识，考察阅读参考资料、文献、手册的能力；3、进一步熟悉EDA技术的开发流程，掌握文件编辑、编译、仿真、下载验证等环节的实现方法和应用技巧；二、课程设计要求实际中出租车的计费工作原理一般分成3个阶段：（1）车起步开始计费。

首先显示起步价（本次设计起步费为7.00元）,车在行驶3 km 以内，只收起步价7.00元。

（2）车行驶超过3 km后,按每公里2.2元计费（在7.00元基础上每行驶1 km车费加2.2元）,车费依次累加。

（3）行驶路程达到或超过9 km后(车费达到20元)，每公里加收50%的车费,车费变成按每公里3.3元开始计费。

车暂时停止（行驶中遇红灯或中途暂时停车）不计费，车费保持不变。

若停止则车费清零，等待下一次计费的开始三、基本设计思想1、根据出租车计费原理，将出租车计费部分由5个计数器来完成分别为counterA，counterB，counterC，counterD，counterE。

①计数器A完成车费百位。

②计数器B完成车费十位和个位。

③计数器C完成车费角和分。

④计数器D完成计数到30（完成车费的起步价）。

⑤计数器E完成模拟实现车行驶100 m的功能。

2、行驶过程中车费附加50%的功能：由比较器实现。

3、车费的显示:由动态扫描电路来完成。

用专用模块来实现，完成数据的输入即动态数据的显示。

4、通过分析可以设计出系统的顶层框图如图3.1所示：图3.1 系统的顶层框图四、出租车计费系统的实现1、系统的总体框图2、程序流程图图4.2程序流程图3、系统各功能模块的实现（1）模块JIFEI的实现：图 4.3 模块模块JIFEI见图4.3。

输入端口START、STOP、PAUSE、JS分别为汽车起动、停止、暂停、加速按键。

VHDL语言的出租车计费器设计说明

VHDL语言的出租车计费器设计说明

用VHDL语言设计出租车计价器1个报价近年来，出租车行业发展迅速。

全国有数千家出租车公司，出租车计价器市场巨大。

随着电子科学技术的不断发展，特别是集成电路的飞速发展，电子设计自动化已经成为主要的设计手段。

随着EDA技术的蓬勃发展和FPGA等数字可编程器件的出现，数字出租车计价器的设计变得更加简单，性能更加稳定，可以实现更加复杂的功能。

此外，利用EDA软件可以方便地在计算机上实现设计和仿真。

本设计基于VHDL(FPGA)语言，是电子设计领域最具活力和前景的技术，未来必将取代一些过时的数字元件。

1.1课程设计的目的随着电子技术的不断发展和进步，集成电路的设计方法也在不断更新。

今天，传统的手工设计过程已经被先进的电子设计自动化(EDA)工具所取代。

只有基于硬件描述语言和逻辑综合的子项下的电路设计方法，才能满足集成电路系统设计日益复杂的要求，缩短设计周期，满足集成电路系统设计日益迫切的要求。

在这种情况下，传统的出租车计价器的设计方法已经跟不上现在的节奏，过去的出租车计价器的功能也远远不能满足实际需要。

以往出租车计价器的不稳定和功能短是大家开始寻找功能更强大、性能更稳定、价格更低廉的新型出租车计价器的缺点。

大规模可编程逻辑器件和VHDL硬件描述语言的出现使这一切成为可能。

本设计的研究目标和意义是使用价格低廉、性能稳定、价格低廉、扩展性强的出租车计价器，满足当前出租车市场的需求，从而解决当前出租车计价器存在的一系列问题。

1.2课程设计要求1.它可以实现充电功能。

收费标准为:按里程收费，起步费10.00元，车库3公里后再按2元/公里收费。

计价器收费或超过一定收费(如20元)时，每公里收取车费的50%，车停止收费。

2.实现预设功能:可以预设起步费，每公里收费，车行里程。

3.实现模拟功能:可以模拟汽车的启动、停止、暂停、速度等状态。

4.设计一个动态扫描电路:用两位小数显示票价。

5.用VHDL语言设计一个满足上述功能要求的出租车计价器，并用层次化设计方法设计电路。