如何能从Quartus II中调用Modelsim进行仿真

方法1：在quartus ii 11.0环境下，编辑生成并修改quartus生成的test bench文件，采用手动设置激励形成波形（有很多缺陷）。

具体步骤：1.新建工程在test目录下创建工程fulladder然后直接finish;2.编写VHDL：New一个VHDL FILE,输入代码：library ieee;use ieee.std_logic_1164.all;ENTITY fulladder IS PORT( a,b,cin : IN STD_LOGIC;s,cout: OUT STD_LOGIC);END fulladder;ARCHITECTURE fulladder OF fulladder ISBEGIN s<= a XOR b XOR cin;cout <=(a AND b) OR (a AND cin) OR (b AND cin);END fulladder;保存在test目录下，文件名为默认fulladder。

3. 在Quartes II 11.0界面菜单栏中选择 Tools-->options选项卡中选中EDA tool options,在该选项卡中下面的ModelSim-Altera一项指定安装路径为（如d:/Altera/11.0/modelsim_ae/win32aloem)4.在Quartes II 11.0界面菜单栏中选择Assignments->Settings。

选中该界面下EDA Tool settings中的Simulation一项；Tool name中选择ModelSim-Altera;Format for output netlist中选择开发语言的类型VHDL或其它,如图：然后点击APPLY应用和OK。

5.设置完成后，编译工程：在Quartus II 11.0界面菜单栏中选择菜单栏选择Processing-->start Compilation，等待编译，无错后会在test目录下生成simulation目录，执行下一步。

QuartusII调⽤modelsim⽆缝仿真本篇⽂章为转载，写的不错，最近在学modelsim仿真，⽹上的教程很乱，把⾃⼰认为不错的整理贴出来，后⾯有机会会写个详细点的。

Quartus 中调⽤modelsim的流程1. 设定仿真⼯具assignmentèsettingèEDA tool settingèsimulation选择你需要的⼯具。

2. ⾃动产⽣测试激励⽂件模板：processingèstartèStart test bench template writer我们点击之后系统会⾃动在⽬录：当前⽂件夹è simulation è modelsim (这个⽂件夹名字跟你选的仿真⼯具有关) 中产⽣⼀个测试激励⽂件xxx.vt(Verilog test bench) 或者 xxx.vht(VHDL test bench), ⽂件名跟你⼯程中的Top module 的名字⼀样，后缀为.vt或者.vht。

3. 编辑⾛动⽣成的test bench⽂件我们加⼊⾃⼰需要的激励以及初始化语句，这⾥我们还要修改test bench的模块名字为tb(我们会看到这个名字和后⾯的设定有联系)。

4. 连接test bench，我们需要从Quartus中⾃动调⽤仿真⼯具，所以需要设定Native Link选项。

a) 还是在simulation的设置页⾯⾥，设定 Native Link对话框中的设定。

我们这⾥因为需要⼯具⾃动调⽤激励所以选中b) 点击右边的Test Benches, 我们需要在这⾥设定⼀个相关联的test bench.这⾥会弹出⼀个让你指定test bench的对话框，因为我们之前没有指定任何的test bench,所以这⾥是空⽩的。

c) 指定test bench因为我们是第⼀次产⽣test bench,点击new.点击New之后会产⽣⼀个New Test bench setting的对话框，在这⾥你将test bench和你的相应的test bench file进⾏绑定。

quartus 中调用modelsim仿真
在quartus中调用modelsim仿真，不需要调用额外的库，因为一直以来没有完完整整的好好认真的学习altera fpga，所以一直是旁门左道的折腾，导致学到的，一段时间后又忘记了，所以现在做点笔记，下次忘记的时候能不走弯路。

1.打开quartus，在setting中选择modelsim-altera，配置如下图1，
,
1
2.选择nativelink setting的test benches....,跳出test benches对话框，选择new。

3.在edit test bench settings中，填写test bench name ,top level module in test benchy
以及design instance name in test bench，其中前两个名字可以一样，即顶层文件名，最后一个随便。

4.填写end simulation at时间，即停止仿真时间。

5.file name中添加仿真文件，点add，点OK，即可
6.重新编译
7.tools ,run eda simulate tool,rtl eda simulation.
8.结束，直接进入modelsim altera界面仿真。

2014-06-24--------------------------------------------------------------------angry_kua_max。

Quartus II调用ModelsimSE进行功能仿真笔记中主要介绍基于工程流程的功能仿真流程示例1：简单的计数器设计并利用ModelsimSE仿真Step1 新建一个工程1.在Quartus II菜单栏中通过File下拉菜单New Project Wizard建立工程。

a.第一页：Directory,Name,Top-Level Entity[page 1 of 5]主要完成以下功能：设置工程路径（Directory）、设置工程名称（Name of Project）、设置工程中顶层实体名称（Name of Top-Level Entity）。

b.第二页：Add Files[page 2 of 5]主要完成以下工能：向工程中添加已存在的设计文件。

c.第三页:Family&Device Settings[page 3 of 5]主要实现完成功能：选择自己所使用的FPGA芯片。

d.第四页：EDA Tool Settings[page 4 of 5]主要完成功能：根据需要选择使用哪种EDA工具Design Entry/Synthesis:设计输入/综合工具Simulation:仿真工具Timing Analysis:时序分析工具Format Verification:格式验证工具Board –Level:板级工具e.第五页：Summary[page 5 of 5]主要完成功能：生成建立工程的总结报告，包含了前面设置的内容。

根据报告查看新建工程是否与自己要建立的工程要求一致，如果不一致返回（<Back）上一层或多层进行修改,直到满足要求为止。

f.Finish:通过工程向导完成新建工程。

2.向新建工程中添加设计文件。

根据自己使用的HDL语言添加设计文件，Finish完成。

本示例中设计文件代码如下所示：完成一个简单的计数器，使计数器计数满128后重新计数。

module count_128(clk,rst_n,count);//工程模块及端口声明input clk,rst_n;//输入信号：时钟信号和复位output reg[7:0] count;//定义count位宽和数据类型always@(posedge clk or negedge rst_n)if(!rst_n)count<=8'd0;//复位置零else if(count[7])//当count最高位为1，也就是计数到128时，count置0count<=1'd0;else //否则继续计数count<=count+1'd1;endmodule/*计数模块实现128计数，当coun计数满128重新计数*/3.将设计文件保存在工程目录下并对设计文件进行语法分析。

在quartusII中用modelsim_altera做功能仿真1.设置modelsim_altera的执行路径（即其安装路径中的可执行文件的路径）（1）Tool→Options（2）打开如下图：（3）选择general →EDA Tool Options，在右侧的窗口中选择Modelsim_Altera，在Location of Executable中单击，用浏览的方式找到该软件的安装路径中的可执行文件路径，单击确定。

到此仿真软件的设置基本完成了。

2.项目仿真当我们建立一个新的项目时是需要对其中代码进行仿真的，整个过程需要三步：2.1首先，要预先设置仿真软件；下面介绍如何预设仿真软件。

1.Assignments→Settings…2.打开如下界面3选择“Simulation”，右侧设置按上图设置。

2.2其次，仿真之前需要编写测试平台，测试平台有两种的方法：●直接建立XX.v文件●在quartusII中自动生成测试平台模板文件，文件为XX.vt文件下面介绍如何自动生成测试平台模板文件。

1.Processing→Start→Start Test Bench Template Writer注意：要生成testbench模板的前提条件是为项目选择预用的仿真软件，然后模块必须编译成功。

Testbench模板生成后的默认路径为：项目目录\simulation\modelsim\项目名.vt（因为刚才在预设置仿真软件时的“Output Directory”选择的是默认的值simulation\modelsim）。

2.对于自动生成的测试平台模版需要打开修改测试激励信号，这里不做介绍，很简单的。

2.3改写完后要在项目里添加测试平台文件到项目里。

1.Assignments→Settings…2.在打开界面做如下操作：（1）选择“Compile test bench”，然后单击“Test Benches…”（2）打开下面的窗口（3）单击“New”打开下面的窗口，且按图中填写相关信息这个窗口是用来输入testbench的资料和选择testbench的路径的。

QuartusII和Modelsim的联合仿真（详细）这篇⽂章不需要在modelsim中建库、映射、建⼯程等⼀些繁琐的步骤，直接使⽤modelsim中的默认work库。

使⽤quartus+modelsim联合仿真。

⾸先推荐⼀篇⽂章⾸先，根据上⼀篇⽂章，建⽴⼀个testbench模板；第⼀次⽤modelsim+quartus的时候需要在quartus中设置modelsim的路径，quartus->tools->general->EDA tool options ，在右边选择modelsim的安装路径，如下图：然后在Quartus->setting->simulation中设置仿真⼯具（选择modelsim），输出netlist语⾔（选择 VHDL or Verilog）,然后在下⾯添加testbench;如下图：到edit test settings这个步骤的时候需要说明⼀下，其中test bench name可以⾃⼰定，下⾯两个的内容根据test bench⽂件中的内容⽽定。

⽐如说我⽤verilog写的test bench如下：那么我下⾯两个的名字就为分别为 Counter_tb和counter 如下图：如果是⽤VHDL写的test bench，如下图那么我们下⾯两个的内容就是ADC_vhd_tst和i1,如同下图这样设置了之后，就可以从quartus中直接进⾏RTL仿真和门极（时序）仿真了，（上图打勾就代表使⽤时序仿真）；具体为什么要这么设置请看如果不这么设置的话，可以进⾏RTL仿真，但是不能进⾏门级（时序）仿真，门级（时序）仿真的时候会报 Failed to find INSTANCE 错误。

做到上⼀部可以编写程序，然后编译，接着运⾏RTL simulation，这个时候modelsim会⾃⼰启动，然后⾃⼰编译，接着在work library中会有两个单元，其中⼀个是testbench⽣成的，我们仿真的话是⽤这个。

DMM :QUARTUS II 与MODELSIM联合仿真设置方法1.在QUARTUS II里新建工程和verilog 源文件，确保verilog文件添加到该工程，且工程名、文件名和文件内的模块名称最好一致；2.编译源文件，确保无错误；3.在QUARTUS II中的TOOL—>options里选中EDA tool options 右边的选项；4.在QUARTUS II的Assignments->Setting，出现的对话框选中EDA tool setting ->simulation,在右边的tool name 选择modelsim(verilog);5.新建.vwf仿真文件，添加端口节点到该文件，并保存（添加节点前应先分配好引脚，再编译，否则无法加入节点）；6.选中.vwf文件，导出为.v文件；7.打开modelsim软件，新建工程，添加先前自己编写的.v文件和导出的.v文件到该工程（如果是调用文件中的模块（即层次设计），则应将测试文件，测试中被调用的模块文件和刚导出的.vt文件全部调入），编译这些文件，通过后，在下一选项卡的work里选中某个文件（如果包含有测试文件，则应选中测试文件），右键选simulation,在右边框里出现的信号中选中需要观察的信号，右键add to wave-》select signels（可按住ctrl按键进行多选）;8.在modelsim 主框架里设置仿真的时间，点击开始仿真按钮。

注意：verilog文件模块应该有输出或输入端口，否则QUARTUS II编译不能通过；实验发现，如果verilog文件里只有输出，没有输入端口，择从vwf文件导出为.v文件在modelsim里编译通不过；//****************************************************************************注意：1.在用quartus ii编写程序时，比如测试模块名为test_and;被调用的模块名为and；则如果将两个模块文件都添加到了当前工程里，就不用再在test_and.v文件里用`include “./and”去包含该and.v文件，否则编译时会出现重复包含文件的错误。

Quartus II 直接调用modelsim se 进行前仿真和后仿真Modelsim的独立版本仿真速度比Quartus自带的Modelsim-Altera快，且Modelsim的独立版本支持Verilog和VHDL语言的混合仿真，因此Modelsim-Altera尽管可以直接从Quartus 官方下载，但不少人仍然会选用独立版本的Modelsim进行设计仿真。

使用Modelsim-Altera非常方便，安装后Quartus已经做好了与Modelsim-Altera的链接。

如果使用独立版本的Modelsim，则需要自己手动配置才能将独立版本Modelsim与Quartus 链接使用。

以下以使用Quartus II 11.1sp2和modelsim se 10.0a进行工程的前仿真后后仿真为例进行介绍。

即在Quartus进行设置，直接通过Quartus II的菜单调用modelsim se运行前仿真和后仿真。

当然也可参照网上的介绍，编译modelsim的Altera库，在modelsim se中直接建立工程并运行仿真。

本文介绍通过在Quartus中进行设置，通过Quartus菜单直接调用运行modelsim se的仿真，配置好后就如同Altera官方的Modelsim-Altera版本一样使用简便。

第一步：配置modelsim se路径Tools->Options打开Options对话框，选General->EDA Tool Options，设置Modelsim路径，可直接填入或浏览Modelsim路径，如下图所示：第二步：设置testbenchAssignments->Settings，打开Settings对话框，EDA Tool Settings->Simulation设置Tool name选Modelsim，Format for output netlist选择所用语言，Time scale需仿真时间精度。

VHDL ----- Quartus II（11.1版本）调用Modelsim进行仿真之前仿真一直是用Quartus II自带的“Vector Waveform File”，但因其功能有限，在老师的推荐下接触了Modelsim,捣腾了一段时间之后总算有所收获了。

在查资料的过程中，发现好多二者联合的讲解都是用Verilog语言写的例子，而VHDL很少。

以下是我总结的用VHDL 语言的具体步骤以及要注意的细节～～坎坷的路就略过了，直接展示成果。

例子是‘八位七段数码管的动态扫描显示’一．用Quartus II 进行VHDL语言编译1.首先建立工程File->New project Wizard（第三个图标）填入所建工程的目录以及名称，注意稍后的源程序中实体名必须和这里的名称相同。

填好后单击finish，然后单击yes。

2.新建VHDL源程序文件File->New->VHDL File->OK将程序写进去（这里只讲步骤，不讲源程序的写法）注意：程序中的实体名必须和之前建工程时所命名的文件名相同！然后保存一下，不用改动，直接单击保存。

3.编译快捷键按钮在界面中上方的红色倒三角，显示编译成功之后关闭编译报告。

4.设备设置具体的实验器件根据提供的实验板设定Assignment->Device4.引脚分配Assignment->Pin Planner在Location下的方格中填入对应的硬件引脚，也是根据实验板而定6.引脚分配好之后再次编译一下，使分配的引脚起作用。

一、调用Modelsim1、设置仿真工具为Modelsim-alteraTool->Options->EDA Tool Options,在Modelsim-Altera后面的地址改为Modelsim-Altera.exe在你电脑中的位置，然后点击OK。

2、写TestBench文件，这里使用Quartus II生成的模板Processing->start->Start TestBench Template Writer,显示成功后关闭生成报告。

VHDL —— Quartus 11(11.1版本调用Modelsim进行仿真之前仿真一直是用Quartus II自带的“ Vector Waveform File但因其功能有限, 在老师的推荐下接触了Modelsim,捣腾了一段时间之后总算有所收获了。

在查资料的过程中，发现好多二者联合的讲解都是用Verilog语言写的例子，而VHDL很少。

以下是我总结的用VHDL语言的具体步骤以及要注意的细节~~坎坷的路就略过了，直接展示成果。

例子是八位七段数码管的动态扫描显示’一.用Quartus II进行VHDL语言编译1. 首先建立工程File->New project Wizard（第三个图标IntroductionT»w WUartf hctw OMt* ■ new preyed preAwurr prwfM rdj^rvg the <oi> i —Cf New Pt eel WLurdDirectory, Nd ok?, f op I eve! t fit Hy [ 1 ol 5JWwt • fw B^grtany »«ClDr 簞 2 *W prqgKl?U r'^Ww FMhag 厚叫<™« 电「申mjrdjQ口»**#1 4 ** e* tw >a^4r-*l *rtir r g W p轉W TIM « *» «*"*«** *B«C*r ・W enfliv*M»W ** 華«*h^ru填入所建工程的目录以及名称，注意稍后的源程序中实体名必须和这里的名称相同。

填好后单击finish撚后单击yes。

新建VHDL源程序文件File->New->VHDL File->OK将程序写进去（这里只讲步骤，不讲源程序的写法电|脚弧{} ts ts e 代％处处 » n 创1鑼a l =*二二imlibrary ieee;use ieee .std_logic_1164.all;use ieee.std_logic_unsigned.all; □ entity hexx is日 port (clk:xn std_logic;―时神信号输入key:in std_logic_vector (3 downto 0) ;■-四位信号若入 ag : out std^logic^vector (6 downto 0);―7段值号辕出 • sei:out std_logic_vector (2 downto 0)) ;-■数码管送择 end;22 sel<«ql; end if;1C 11 12□ architecture a of hexx is 曰begnn□process (elk)variable ql :std logic vector (2 downto 0):■R 000R ; 1€ n19 2C 21 曰曰卜beginif elk*event and clk«thenif ql-w lll H then ql:"000”； else qls-ql*1!*; end if ; 24电i nend process; 细(} tFS / ® 口创圖2 I r = we 789 10library ieee;use ieee.std IoqIc 1164.all;use ieee.5td_logic_unaignedeall: Bentity hexx is曰 port (clk:in std_logic;一时神(8号辐入key: m std logic tor (3 downto 0) ;一Qfifll 号输入sg:ouc std_logic_vector (6 downs 0); -」段(B 号•出 sellout scd_logxc_vector (2 downto 0));■■数冯苣送择 end; 11 Barchitectuxe a of hexx is 12 Qtegin三曰卜曰□process (cllc)variable ql:std_lo^ic —vector (2 downto 0): beginif elk 'event and clJc**!* then If ql —ill- then ql ： —000"： else •000- end if ; sel<*ql; end if; end process;-HD —曰 6 7 8 2 2 2 ••X•■“ ■八1 2 3 q注意:程序中的实体名必须和之前建工程时所命名的文件名相同！然后保存一下,不用改动，直接单击保存。