下载文档原格式
西 安 电 子 科 技 大 学2021年硕士研究生招生考试初试试题考试代码及名称834计算机专业基础综合考试时间2020年12月27日下午（3小时）答题要求：所有答案（填空题按照标号写）必须写在答题纸上，写在试卷上一律作废，准考证号写在指定位置！一、选择题（每题2分，共36分）1.以下属于逻辑结构的是（）A.线性表B.顺序表C.哈希表D.单链表2.己知L是带头结点的单链表，删除首元结点的语句是（）A.L=L->Link B．L=L->Link->LinkC.L->Link = LD.L->Link = L->Link->Link3．假设一个栈的输入序列是1234，则不可能得到的输出序列是（）A. 1234B.4123C. 1342D. 13244．最不适合用作链式队列的链表是（）A．带队头指针的双向非循环链表B．带队头指针的双向循环链表C．带队尾指针的双向循环链表 D.带队尾指针的循环单链表5.二维数组A[10][20]按列优先顺序存放于一个连续的存储空间中，A[0][0]的存储地址是200，每个元素占1个存储字，则A[5][6]的地址为（）A.325B.265C.306D.2566.己知广义表LS=(a, (b,c).(d,e,f))，运用取表头操作Head 和取表尾操作Tail取出LS中原子d的运算序列是（）A. Hcad(Tail(LS))B. Head(Tail (Head (Tail(LS)))C. Head(Tail (Tail(LS))D. Head(Head(Tail (Tail(LS))7.由权值为4，5，7，8的四个叶子结点构造的Huffuman树，其带权路径长度为（）A.24B.36C.48D.728.对初始状态为递增有序的表按递增顺序排序，最省时间的算法是（）A．堆排序B．快速排序C．插入排序 D.归并排序9.对于大部分现代主流CPU型号，其单核心IPC(每时钟执行指令数量)已经>1，部分高性能型号甚至已经>10。
计算机组成原理复习参考Ⅰ、考试题型一、填空（10分）二、选择（20分）三、名词解释（15分）四、简答题（20分）五、计算题（10分）(1、定点乘法、除法运算。
2、浮点的加法、减法运算)六、设计题（25分）（1、存储器的扩展方法。
2、指令的流程。
）Ⅱ、各章节复习内容第一章计算机系统概述1.计算机的性能指标。
(l)、运算速度①CPU的主频②字长。
③指令系统的合理性(2)存取速度(3)存储容量(4)I/O的速度2.诺依曼型计算机的主要设计思想，计算机的硬件组成及各组成的作用。
（1）将十进位改为二进位；（2）建立多级存储结构，由它容纳并指令程序；（3）机器要处理的程序和数据，均由二进制数码表示；（4）采用并行计算原理，即对一个数的各位同时进行处理。
存储器运算器控制器输入输出3.数字计算机和模拟计算机的特点。
电子计算机分为模拟式电子计算机和数字式电子计算机。
模拟式电子计算机问世较早，内部所使用的电信号模拟自然界的实际信号，因而称为模拟电信号。
模拟电子计算机处理问题的精度差；所有的处理过程均需模拟电路来实现，电路结构复杂，抗外界干扰能力极差数字式电子计算机是当今世界电子计算机行业中的主流，其内部处理的是一种称为符号信号或数字信号的电信号。
它的主要特点是“离散”，在相邻的两个符号之间不可能有第三种符号存在。
由于这种处理信号的差异，使得它的组成结构和性能优于模拟式电子计算机。
4.计算机软件和硬件的逻辑等价性的概念。
总之，随着大规模集成电路和计算机系统结构的发展，实体硬件机的功能范围不断在扩大。
第一级和第二级的边界范围，要向第三级乃至更高级扩展。
这是因为容量大、价格低、体积小、可以改写的只读存储器提供了软件固化的良好物质手段。
现在已经可以把许多复杂的、常用的程序制作成所谓固件。
就它的功能来说，是软件；但从形态来说，又是硬件。
其次，目前在一片硅单晶芯片上制作复杂的逻辑电路已经是实际可行的，这就为扩大指令的功能提供了物质基础，因此本来通过软件手段来实现的某种功能，现在可以通过硬件来直接解释执行。
计算机专业基础综合（计算机组成原理）模拟试卷4(题后含答案及解析)题型有：1. 单项选择题 2. 综合应用题单项选择题1-40小题，每小题2分，共80分。
下列每题给出的四个选项中，只有一个选项是最符合题目要求的。
1．下列关于相联存储器的说法中，错误的是( )。
A．相联存储器指的是按内容访问的存储器B．在实现技术相同的情况下，容量较小的相联存储器速度较快C．相联存储器结构简单，价格便宜D．在存储单元数目不变的情况下，存储字长变长，相联存储器的访问速度下降正确答案：C解析：此题考查相联存储器的基本概念。
知识模块：计算机组成原理2．下列关于DRAM和SRAM的说法中，错误的是( )。
I．SRAM 不是易失性存储器，而DRAM是易失性存储器Ⅱ．DRAM比SRAM集成度更高，因此读写速度也更快Ⅲ．主存只能由DRAM构成，而高速缓存只能由SRAM构成Ⅳ．与SRAM相比，DRAM由于需要刷新，所以功耗较高A．Ⅱ、Ⅲ幂口ⅣB．I、Ⅲ和ⅣC．I、Ⅱ和ⅢD．I、Ⅱ、Ⅲ和Ⅳ正确答案：D解析：SRAM和DRAM都属于易失性存储器，掉电就会丢失，故I错误。
SRAM的集成度虽然更低，但速度更快，因此通常用于高速缓存Cache，故Ⅱ错误。
主存可以用SRAM实现，只是成本高，故Ⅲ错误。
与SRAM相比，DRAM 成本低、功耗低，但需要刷新，故Ⅳ错误。
知识模块：计算机组成原理3．某机字长32位，主存容量1MB，按字编址，块长512 B，Cache共可存放16个块，采用直接映射方式，则Cache地址长度为( )。
A．11位B．13位C．18位D．20位正确答案：A解析：主存地址中除去主存字块标记的部分就是Cache地址，结构如下所示：而Cache地址的格式如下图所示：其中，块长512 B，主存按字(32位)编址，512 B／4 B=128=27，即块内字地址7位；Cache共可存放16个块，采用直接映射方式，24=16，即Cache字块地址4位。
2021年云南民族大学计算机应用技术专业《计算机组成原理》科目期末试卷A（有答案）一、选择题1、对36位虚拟地址的页式虚拟存储系统，每页8KB，每个页表项为32位，页表的总容量为（）。
A.1MBB.4MBC.8MBD.32MB2、下列关于页式虚拟存储器的论述，正确的是（）。
A.根据程序的模块性，确定页面大小B.可以将程序放置在页面内的任意位置C.可以从逻辑上极大地扩充内存容量，并且使内存分配方便、利用率高D.将正在运行的程序全部装入内存3、在浮点机中，（）是隐藏的。
A.阶码B.数符C.尾数D.基数4、当定点运算发生溢出时，应（）。
A.向左规格化B.向右规格化C.舍入处理D.发出出错信息5、假设机器字长为8位（含两位符号位），若机器数DA日为补码，则算术左移一位和算术右移一位分别得（）。
A.B4H EDHB.F4H 6DHC.B5H EDHD.B4H 6DH6、下列有关总线定时的叙述中，错误的是（）。
A.异步通信方式中，全互锁协议最慢B.异步通信方式中，非互锁协议的可靠性最差C.同步通信方式中，同步时钟信号可由各设备提供D.半同步通信方式中，握手信号的采样由同步时钟控制7、某总线共有88根信号线，其中数据总线为32根，地址总线为20根，控制总线36根，总线工作频率为66MHz、则总线宽度为（），传输速率为（）A.32bit 264MB/sB.20bit 254MB/sC.20bit 264MB/sD.32bit 254MB/s8、假定编译器对高级语言的某条语句可以编译生成两种不同的指令序列，A、B和C三类指令的CPl和执行两种不同序列所含的三类指令条数见下表。
则以下结论错误的是（）。
I.序列一比序列二少l条指令Ⅱ.序列一比序列二的执行速度快Ⅲ.序列一的总时钟周期数比序列二多1个Ⅳ.序列一的CPI比序列二的CPI大A.I、llB.1、ⅢC. ll、1VD.Ⅱ9、完整的计算机系统应该包括（）。
A.运算器、存储器、控制器B.外部设备和主机C.主机和应用程序D.主机、外部设备、配套的软件系统10、关于微指令操作控制字段的编码方法，下面叙述正确的是（）。
高速缓冲存储器cache程序的访问局部性程序的访问局部性定义在较短时间间隔内，程序产生的地址往往聚集在很小的一段地址空间内。
具体体现有两方面：时间局部性：被访问的某一存储单元，在一个较短的时间间隔内可能被再次访问；空间局部性：被访问的存储单元的邻近单元在一个较短的时间间隔内，可能也会被访问。
产生访问局部性的原因程序是由指令和数据组成的。
指令在主存中是按序存放的，存储单元是连续的，地址也是连续的，循环结构程序段或函数等子程序段再较短时间间隔内可能被重复执行，因此，指令的访问具有明显的局部化特性；数据在主存中的也是按序连续存放的，尤其是数组元素，常常被按序重复访问，因此，数据的访问也具有明显的局部化特性。
命中(Hit)：若CPU访问单元所在的块在cache中，则称为命中。
命中的概率称为命中率(Hit Rate)，是命中次数与访问总次数之比。
命中时，CPU在cache直接存取信息，所用的时间开销为cache的访问时间，称为命中时间(Hit Time)。
缺失(Miss)：若CPU访问单元所在的块不在cache中，则称为不命中或缺失，缺失的概率称为缺失率(Miss Rate)，是缺失次数与访问总次数之比。
缺失时，需要从主存读取一个主存块送cache，同时将所需信息送CPU，所用的时间开销为主存访问时间和cache访问时间之和。
通常将从主存读入一个主存块到cache的时间称为缺失损失(Miss Penalty)。
CPU在cache—主存层次的平均访问时间为。
由于程序访问的局部性特定，cache的命中率可以达到很高，接近于1，因此，即使Miss Penalty 远远大于Hit Time，但最终的平均访问时间仍可接近cache的访问时间。
cache工作流程程序执行中过程中，需要从主存取指令或读数据时，先检查cache是否命中，若命中，则直接从cache中读取信息送CPU进行运算，而不用访问主存储器；若缺失，则将访问地址内的数据送CPU进行运算，同时将当前访问的主存块复制到cache中。
主机：CPU、存储器和输入输出接口合起来构成计算机的主机。
CPU：中央处理器，是计算机的核心部件，由运算器和控制器构成。
运算器：计算机中完成运算功能的部件，则ALU 和寄存器构成。
外围设备：计算机的输入输出设备，包括输入设备、输出设备和外存储设备。
数据：编码形式的各种信息，在计算机中作为程序的操作对象。
指令：构成计算机软件的基本元素，表示成二进制数编码的操作命令。
透明：在计算机中，从某个角度看不到的特性称该特性是透明的。
位：计算机中的一个二进制的数据代码（0或1），是数据的最小表示单位。
字：数据运算和存储单位，其位数取决于计算机。
字节：衡量数据量以及存储器容量的基本单位，1字节等于8位二进制信息。
字长：一个数据字包含的位数，一般为8位、16位、32位和64位等。
地址：给主存储器不同的存储位置指定的一个二进制编号。
存储器：计算机中存储程序和数据的部件，分为内存和外存两种。
存储器的访问：对存储器中数据的读操作和写操作。
总线：计算机中连接功能单元的公共线路，是一束信号线的集合。
硬件：由物理元器件构成的系统，计算机硬件是一个能够执行指令的设备。
软件：由程序构成的系统，分为系统软件和应用软件两种。
兼容：计算机部件的通用性。
操作系统：主要的系统软件，控制其他程序的运行，管理系统资源并且为用户提供操作界面。
汇编程序：将汇编语言程序翻译成机器语言程序的计算机软件。
汇编语言：采用文字方式（助记符）表示的程序设计语言，其中大部分指令和机器语言中的指令一一对应。
编译程序：将高级语言的程序转换成机器语言程序的计算机软件。
解释程序：解释执行高级语言程序的计算机软件，，解释并执行源程序的语句。
系统软件：计算机系统的一部分，进行命令解释、操作管理、系统维护、网络通信、软件开发和输入输出管理的软件。
应用软件：完成应用功能的软件，专门为解决某个应用领域中的具体任务而编写。
指令流：在计算机的存储器与CPU之间形成的不断传递的指令序列。
⾼速缓存⼀致性协议MESI与内存屏障⼀、CPU⾼速缓存简单介绍 CPU⾼速缓存机制的引⼊，主要是为了解决CPU越来越快的运⾏速度与相对较慢的主存访问速度的⽭盾。
CPU中的寄存器数量有限，在执⾏内存寻址指令时，经常需要从内存中读取指令所需的数据或是将寄存器中的数据写回内存。
⽽CPU对内存的存取相对CPU⾃⾝的速度⽽⾔过于缓慢，在内存存取的过程中CPU只能等待，机器效率太低。
为此，设计者在CPU与内存之间引⼊了⾼速缓存。
CPU中寄存器的存储容量⼩，访问速度极快；内存存储容量很⼤，但相对寄存器⽽⾔访问速度很慢。
⽽⾼速缓存的存储⼤⼩和访问速度都介于⼆者之间，作为⼀个缓冲桥梁来填补寄存器与主存间访问速度过⼤的差异。
引⼊⾼速缓存后，CPU在需要访问主存中某⼀地址空间时，⾼速缓存会拦截所有对于内存的访问，并判断所需数据是否已经存在于⾼速缓存中。
如果缓存命中，则直接将⾼速缓存中的数据交给CPU；如果缓存未命中，则进⾏常规的主存访问，获取数据交给CPU的同时也将数据存⼊⾼速缓存。
但由于⾼速缓存容量远⼩于内存，因此在⾼速缓存已满⽽⼜需要存⼊新的内存映射数据时，需要通过某种算法选出⼀个缓存单元调度出⾼速缓存，进⾏替换。
由于对内存中数据的访问具有局部性，使⽤⾼速缓存能够极⼤的提⾼CPU访问存储器的效率。
⼆、⾼速缓存⼀致性问题⾼速缓存与内存的⼀致性问题 ⾼速缓存在命中时，意味着内存和⾼速缓存中拥有了同⼀份数据的两份拷贝。
CPU在执⾏修改内存数据的指令时如果⾼速缓存命中，只会修改⾼速缓存中的数据，此时便出现了⾼速缓存与内存中数据不⼀致的问题。
这个不⼀致问题在早期单核CPU环境下似乎不是什么⼤问题，因为所有的内存操作都来⾃唯⼀的CPU。
但即使是单核环境下，为了减轻CPU在I/O时的负载、提⾼I/O效率，先进的硬件设计都引⼊了DMA机制。
DMA芯⽚在⼯作时会直接访问内存，如果⾼速缓存⾸先被CPU 修改和内存不⼀致，就会出现DMA实际写回磁盘的内容和程序所需要写⼊的内容不⼀致的问题。
cache回写法-回复
什么是cache回写法？
在计算机领域中，缓存回写法（Cache Write-back）是一种常见的缓存性能优化策略。
缓存是一种高速存储器，用于暂时保存经常使用的数据，以便更快地访问它们。
回写法是指在数据修改后仅将更新后的数据写入缓存，而不是立即写回主存储器。
这种方法可以提高系统性能并减少内存访问次数。
在理解缓存回写法之前，我们需要了解缓存的工作原理。
计算机中的缓存是位于CPU和主存储器之间的高速存储器。
当CPU需要读取或写入数据时，它首先检查缓存中是否存在所需的数据。
如果数据存在于缓存中，称为缓存命中（Cache Hit），CPU可以直接从缓存中读取或写入数据，并避免访问较慢的主存储器。
如果数据不在缓存中，称为缓存未命中（Cache Miss），CPU必须访问主存储器来获取所需的数据。
在缓存回写法中，当CPU需要写入数据时，它首先检查缓存中是否存在要写入的位置。
如果该位置已经被缓存，则CPU直接在缓存中修改数据。
当缓存满时，如果发生缓存未命中，CPU需要选择一个可替换的缓存行，并决定是否将替换的数据写回主存储器。
这取决于缓存的写策略，其中包括写回法和写直达法。
在写直达法中，每当发生缓存未命中时，CPU都会立即将数据写回主存储器。
这确保了数据的一致性，但可能会降低系统性能，因为频繁的内存访问可能会导致较慢的主存储器延迟。
与之相反，缓存回写法将延迟写回主存储器的操作。
当缓存发生替换并且需要写回主存储器时，只将修改后的数据写入缓存，不立即写回主存储器。
这样，如果其他操作需要访问这个位置的数据，它们可以直接从缓存中读取。
只有在缓存行需要被替换时，才将最新的数据写回主存储器。
缓存回写法的主要好处是减少了对主存储器的访问次数，提高了系统的响应速度和整体性能。
在许多情况下，大量的数据修改可能只会在缓存中进行，而不会导致频繁的内存访问。
只有当缓存行发生替换时，数据才会被写回主存储器，这减轻了对内存带宽的需求。
然而，缓存回写法也存在一些潜在的问题。
首先，延迟写回主存储器可能导致数据的不一致。
如果CPU决定在缓存行替换之前不立即写回数据，则如果系统崩溃或发生错误，缓存中的数据可能会与主存储器不一致。
因此，缓存回写法需要一些机制来确保数据的一致性。
其次，缓存回写法增加了硬件的复杂性和成本。
需要额外的电路来跟踪哪些缓存行已经被修改，需要写回和处理缓存一致性的问题。
这些额外的开销可能会对系统的性能和成本产生一定的影响。
综上所述，缓存回写法是一种提高计算机系统性能的常见方法。
通过延迟将数据写回主存储器，可以减少内存访问次数并提高系统的响应速度。
尽管在一些场景中可能存在数据一致性和硬件复杂性的问题，但缓存回写法仍然是一种重要的优化技术，被广泛应用于计算机体系结构设计中。
