基于门控时钟的CMOS电路低功耗设计
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基于ASIC的功耗评估与优化设计
功耗两部分构成，通常动态功耗占芯片整体功耗的绝大
部分[2]。
（1）动态功耗，是电路在工作时所消耗的能量。
对于CMOS电路，动态功耗又分为开关功耗和短路功
耗
，
即
PDynamic=
Pswitch+P
。 [3]
internal
开
关
功
耗
也称为翻转
功耗（Switching Power），由电路翻转时对负载电
容充放电引起，即 Pswitch
=
1 2
VD2 D∙CloadFra bibliotek∙ Tr
。
短路功耗也叫内部功耗（Internal Power），在输入
翻转时PMOS和NMOS同时导通的瞬间电流形成，即
Pinternal=VDD·Tr·Qx[4]。
（2）静态功耗，是在电路没有翻转只供电的情形
下，晶体管中漏电流造成的功耗，所以也叫漏电功耗
（Leakage Power），公式为Pleakage=VDD·Ileakage。静态
0 引言
随着便携式导向的消费类电子产品的需求不断增 大，便携式电子设备的低功耗需求、基于可靠性与性能 影响的考虑、芯片设计及制造的成本影响等，都体现了 低功耗设计的需求和必要性。因而对功耗要求也越来越 高，低功耗设计已逐渐成为衡量电子产品是否成功的重 要指标，使得芯片设计者也越来越重视对功耗的优化设 计。近来工艺技术的快速提高，面积、速率、温度等性 能要求不断提升，这些改变对芯片的功耗优化设计有着 很重要的影响。尤其对于追求低功耗、微型化、高可靠 性等目标的ASIC芯片来说，更是面临着不小的挑战。
要获取每个节点的开关行为情况。
仿真分析法更方便精确，其关键是获
功耗的来源有几种方式，很大比例是由源极和漏极之间
门控时钟 低功耗芯片设计方案
门控时钟低功耗芯片设计方案全文共四篇示例，供读者参考第一篇示例：门控时钟低功耗芯片设计方案随着物联网技术的飞速发展，原本以人类为中心的智能家居和智能办公等应用场景也逐渐普及，门控时钟低功耗芯片成为这些智能设备的重要组成部分。
门控时钟低功耗芯片设计方案要求具有高性能、低功耗、稳定可靠等特点，以满足现代智能设备对芯片性能的需求。
1. 高性能：门控时钟低功耗芯片需要具有高性能的时钟控制功能，能够对设备的时序信号进行准确控制，确保设备的正常运行。
2. 低功耗：门控时钟低功耗芯片需要具有低功耗的特点，以延长设备的使用时间，提高设备的续航能力。
3. 稳定可靠：门控时钟低功耗芯片需要具有稳定可靠的性能，能够在各种工作环境下保持稳定的工作状态，确保设备的正常运行。
4. 外设接口丰富：门控时钟低功耗芯片需要具有丰富的外设接口，以支持设备与其他外部设备的连接和通讯。
5. 易集成：门控时钟低功耗芯片需要具有易于集成的特点，能够方便地与其他组件进行接口连接，实现功能的扩展和定制。
1. 芯片选用：在选择芯片时，可以考虑采用低功耗的CMOS工艺制程，以降低整体功耗。
可以选择具有高性能和稳定可靠性的时钟控制器芯片，以确保时序信号的准确控制。
2. 功耗优化设计：在芯片设计过程中，可以采用功耗优化设计策略，通过降低功耗模块的工作频率、优化电源管理电路等方式，降低整体功耗，延长设备的续航时间。
3. 时钟控制算法优化：通过优化时钟控制算法，可以提高时钟控制的准确性和稳定性，确保设备的正常运行。
可以提供丰富的时序控制功能，以满足不同应用场景对时序信号的需求。
4. 外设接口设计：在芯片设计中，可以设计丰富的外设接口，如UART、SPI、I2C等接口，以支持设备与其他外部设备的连接和通讯。
可以提供GPIO接口和PWM输出等功能，实现设备的功能扩展和定制。
5. 集成设计：在芯片设计中，可以将时钟控制器、功耗管理电路、外设接口等功能集成到同一芯片中，实现功能的集成和有效管理。
ASIC低功耗设计
ASIC低功耗设计三、低功耗技术1. 功耗分析（1）由于电容的充放电引起的动态功耗V C l i VDDv out图（20）充放电转换图如图（20）所示：PMOS 管向电容LC 充电时，电容的电压从0上升到DDV ,而这些能量来自于电源。
一部分能量消耗在PMOS 管上，而剩余的则保存在电容里。
从高电压向低转换的过程中，电容放电，电容中储存的能量消耗在NMOS 管上。
我们来推导一下：考虑从低电压转换到高电压的情况，NMOS 和PMOS 不同时导通。
在转换过程中电源提供的能量为CE ,而是转换后储存在电容里的能量。
⎰⎰⎰====∞∞VDD DD L out DD L out L DD VDD VDD V C dv V C dt dt dv C V dt t i E 0002)( ⎰⎰⎰====∞∞VDD DD L out out L out out L out VDD C V C dv v C dt v dt dv C dt v t i E 02002)(这两个等式说明电源提供的能量只有一半储我们来计算在翻转周期的能量消耗：peak DD sc sc peak DD sc peak DD dp I V t t I V t I V E ==+22 我们计算平均能量消耗f V C f I V t P D D sc peak D D sc dp 22==V V in V outC L I SC图（21）短路电路示意图短路电流的功耗同电路的翻转率是成正比，sc t 表示器件同时导通的时间, peakI 由器件的饱和电流决定，因此正比于晶体管的尺寸。
峰值电流是输入和输出斜率比率的函数。
其原因说明如下：静态CMOS 反向器的输入从0变化到1，假设负载电容非常大，因此输出信号的下降时间比输入信号的上升时间长得多。
在这种情况下，在输出信号变化以前，输入信号已经完成了瞬态变化，因此NMOS 已经导通，但是输出电容来不及放电。
基于门控时钟技术的低功耗三值D型触发器设计
收稿 日期 ：２ ０ －７２ 修 订 日期 ：２ ０ －２ １ ０ ５０ －５ ０５ １－２ 基 金项 目 ； 闭 家 自然 科 学 金 资助 项 目 （ ０ ７ ０ ３ ６２３９ ）
维普资讯
第 ３期
维普资讯
第 １ 卷 第 ３期 ｌ ２ ０ 年 ６ 月 ０６
文 章 编 号 ： １０ －２ ９ｆ０ ６ ３０ ０ ．４ ０７０ ４ ０ １ ．１６０ ２ ０
电路 与 系 统 学 报
Ｊ ０Ｕ ＲＮＡ Ｌ Ｉ ＯＦ Ｃ ＲＣＵ Ｉ Ｄ ＳＴＥＭ Ｓ ＴＳＡＮ ＳＹ
器 的 冗 余 触 发 来 降 低 功 耗 ， Ｐ Ｐ Ｃ 模 拟 验 证 了 该 触 发 器 具 有 正 确 的 逻 辑 功 能 。 与 三 值 Ｄ 触 发 器 相 比 ， 该 触 发 器 在 输 ＳＩＥ 入 信 号 开 关 活 动 性 较 低 的 情 况 下 具 有 更 低 的 功 耗 。 同 时 该 电 路 结 构 可 以 推 广 到 基 值 更 高 的 低 功 耗 多 值 触 发 器 的 设 计
况 下 比不 加 门控 时钟 的 触 发 器 具有 更低 的 功耗 。 ．
。
２ 三 值 Ｄ 型 边 沿 触 发 器
Ｄ 型 锁 存 器 的状 态 方 程 可 以表 示 为 ： Ｑ’ ｃ Ｑ・ （ ’ 示 ＝Ｄ・ ｐ＋ ｃ ｐ ９表
ｌ
广
］
Ｌ ｐ
１ 黼 器 Ｄ
电路 的 次 态 ） 由该 式 可 以直 接 设计 出 Ｄ 型 锁 存 器 电路 的结 构 ，如 。
这 些 时 序 部 件 输 出为 输 入 信 号 的组 合 逻 辑 也 将 处 于 静 态 ，这 样 就 可 以 很好 地 起 到 降低 电路 动 态 功 耗 的
作用 。
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第 １ 卷 第 ３期 ｌ ２ ０ 年 ６ 月 ０６
文 章 编 号 ： １０ －２ ９ｆ０ ６ ３０ ０ ．４ ０７０ ４ ０ １ ．１６０ ２ ０
电路 与 系 统 学 报
Ｊ ０Ｕ ＲＮＡ Ｌ Ｉ ＯＦ Ｃ ＲＣＵ Ｉ Ｄ ＳＴＥＭ Ｓ ＴＳＡＮ ＳＹ
器 的 冗 余 触 发 来 降 低 功 耗 ， Ｐ Ｐ Ｃ 模 拟 验 证 了 该 触 发 器 具 有 正 确 的 逻 辑 功 能 。 与 三 值 Ｄ 触 发 器 相 比 ， 该 触 发 器 在 输 ＳＩＥ 入 信 号 开 关 活 动 性 较 低 的 情 况 下 具 有 更 低 的 功 耗 。 同 时 该 电 路 结 构 可 以 推 广 到 基 值 更 高 的 低 功 耗 多 值 触 发 器 的 设 计
况 下 比不 加 门控 时钟 的 触 发 器 具有 更低 的 功耗 。 ．
。
２ 三 值 Ｄ 型 边 沿 触 发 器
Ｄ 型 锁 存 器 的状 态 方 程 可 以表 示 为 ： Ｑ’ ｃ Ｑ・ （ ’ 示 ＝Ｄ・ ｐ＋ ｃ ｐ ９表
ｌ
广
］
Ｌ ｐ
１ 黼 器 Ｄ
电路 的 次 态 ） 由该 式 可 以直 接 设计 出 Ｄ 型 锁 存 器 电路 的结 构 ，如 。
这 些 时 序 部 件 输 出为 输 入 信 号 的组 合 逻 辑 也 将 处 于 静 态 ，这 样 就 可 以 很好 地 起 到 降低 电路 动 态 功 耗 的
作用 。
【免费下载】低功耗CMOS电路设计
逻辑电路和标准单元 低功耗标准单元库：门控时钟，基于分支减少寄生逻辑 面向特定应用的低功耗标准单元库：自定时设计的 muller 结构、密码应用的功耗隐藏、
SEU 容错设计（时序冗余）
低功耗高速动态逻辑 单相时钟（TSPC）锁存器和触发器，差分时钟锁存器和触发器 高通量 CMOS 技术：TSPC 流水线、TSPC 双流水、时钟与数据预充电（CDPD） 快速 CMOS 功能电路：除法器、纹波计数器、同步计数器、非二进制分频/预分频、加法器
系统设计从规范、环境限制、设计空间限制出发： 明确规范得到任务图； 环境限制：最小性能需求、最大成本、功耗限制、形式因素、I/O 负载 设计空间限制：指定处理器，DSP，存储，总线 确定计算核心，优化硬件、合适处理器、数据通路、硬连接实现功耗降低
电子表格法：基于半导体商、实际应用、以往经验得到的功耗信息， 执行进程模型利于功耗分析，模型语言形式：编程语言（C）、硬件描述语言（VHDL）、 系统级语言（SystemC） 存储结构、电容负载模型通常作为商业机密，一般只采用功能性模型 功耗管理系统本身也是功耗一部分
减少漏电流 亚阈值漏电流（源-漏）、栅极漏电流（衬底-栅电子隧穿）、PN 结漏电流（源-衬底、栅
-衬底） 时序设计（非关键路径延迟空隙）：双阈值、多电源电压 运行闲置漏电流减小：晶体管堆栈（自反偏压）、休眠晶体管、变阈值 CMOS 运行漏电流减小：DVS、DVtS（电荷泵升压） 高速缓存的漏电流减小：源极偏置（闲置正偏）、衬底偏置（闲置反偏）、动态 Vdd（闲
置低 Vdd）、可变位线（闲置降压）、负电压字线（闲置反向小于 0）
SoC 互连功耗 分布：互连线、驱动器、中继器、预充总线 降低互连线摆幅、减小互连活动性（编码、上下文、总线划分） 建模级规划减少长互连和活动性
SEU 容错设计（时序冗余）
低功耗高速动态逻辑 单相时钟（TSPC）锁存器和触发器，差分时钟锁存器和触发器 高通量 CMOS 技术：TSPC 流水线、TSPC 双流水、时钟与数据预充电（CDPD） 快速 CMOS 功能电路：除法器、纹波计数器、同步计数器、非二进制分频/预分频、加法器
系统设计从规范、环境限制、设计空间限制出发： 明确规范得到任务图； 环境限制：最小性能需求、最大成本、功耗限制、形式因素、I/O 负载 设计空间限制：指定处理器，DSP，存储，总线 确定计算核心，优化硬件、合适处理器、数据通路、硬连接实现功耗降低
电子表格法：基于半导体商、实际应用、以往经验得到的功耗信息， 执行进程模型利于功耗分析，模型语言形式：编程语言（C）、硬件描述语言（VHDL）、 系统级语言（SystemC） 存储结构、电容负载模型通常作为商业机密，一般只采用功能性模型 功耗管理系统本身也是功耗一部分
减少漏电流 亚阈值漏电流（源-漏）、栅极漏电流（衬底-栅电子隧穿）、PN 结漏电流（源-衬底、栅
-衬底） 时序设计（非关键路径延迟空隙）：双阈值、多电源电压 运行闲置漏电流减小：晶体管堆栈（自反偏压）、休眠晶体管、变阈值 CMOS 运行漏电流减小：DVS、DVtS（电荷泵升压） 高速缓存的漏电流减小：源极偏置（闲置正偏）、衬底偏置（闲置反偏）、动态 Vdd（闲
置低 Vdd）、可变位线（闲置降压）、负电压字线（闲置反向小于 0）
SoC 互连功耗 分布：互连线、驱动器、中继器、预充总线 降低互连线摆幅、减小互连活动性（编码、上下文、总线划分） 建模级规划减少长互连和活动性
集成电路的低功耗设计研究与实现
集成电路的低功耗设计研究与实现近年来，随着智能家居、物联网和移动设备的快速发展，对集成电路的低功耗设计需求越来越大。
低功耗设计不仅能延长电池寿命，降低设备散热难度，还有助于降低使用成本。
因此，如何进行集成电路的低功耗设计研究与实现，成为了当今电子行业的热门话题。
一、低功耗设计的原理和方法低功耗设计通常采用一系列技术，包括时钟门控、可变电压和频率、电源管理、节能睡眠模式等。
其中，时钟门控是最常用的一种技术。
它通过控制时钟信号，使处理器在非必要的时候停止运行或运行在更低的频率，从而降低功耗。
同时，可变电压和频率技术也是一种精细的节能技术，它能根据实时需求动态地调整电压和频率，从而显著降低功耗。
电源管理和节能睡眠模式也是应用广泛的低功耗技术。
电源管理把所有不必要的电路部件关闭，从而降低功耗。
节能睡眠模式则是把系统所有不必要的部件都关闭，这样设备就能进入极低功耗模式。
当需要使用的时候，设备就能快速地从休眠模式中恢复过来，大大降低功耗。
二、低功耗设计的实现集成电路的低功耗设计实现需要在硬件、软件和系统级别上进行协同。
其中，硬件的设计是实现低功耗的基础。
硬件设计要充分考虑电源管理、时钟门控、处理器架构等因素，优化电路功耗，从而实现低功耗要求。
软件设计则是实现低功耗的重要手段。
软件能够控制硬件设备的工作状态，实现功耗的控制。
因此，在软件编程中，应该尽量采用高效的算法和代码打造严谨的逻辑，减少不必要的复杂度，从而降低功耗。
另外，系统级别协同也是实现低功耗的必备条件。
在系统设计中，应该合理安排硬件和软件的协同工作，实现低功耗的目标。
例如，在实现设备的休眠模式时，需要在系统软件层面保留必要的数据和状态，以便快速恢复系统。
三、低功耗设计的未来发展目前，集成电路的低功耗设计已经得到了广泛应用，但是，随着新技术的不断涌现，低功耗设计仍有很大的发展空间。
在新一代通讯技术的推动下，如5G通讯、物联网和智能家居等，低功耗设计将会更加重要。
低功耗CMOS电路设计与优化
低功耗CMOS电路设计与优化在当今的电子世界中，低功耗设计已成为集成电路发展的关键需求。
从智能手机到物联网设备，从医疗设备到航空航天，几乎所有的电子系统都在追求更低的功耗以延长电池寿命、提高系统稳定性和可靠性。
CMOS（Complementary MetalOxideSemiconductor）电路作为现代集成电路的主流技术，其低功耗设计与优化具有极其重要的意义。
一、低功耗设计的重要性随着电子设备的广泛应用和功能的不断增强，功耗问题日益凸显。
高功耗不仅会导致电池续航时间缩短，增加设备充电的频率，给用户带来不便，还会产生过多的热量，影响芯片的性能和可靠性。
在一些对功耗要求极为苛刻的应用场景，如植入式医疗设备和无线传感器网络中，有限的能源供应使得低功耗设计成为系统能否正常运行的关键因素。
此外，随着集成电路工艺的不断进步，器件尺寸不断缩小，漏电功耗逐渐成为不可忽视的一部分。
因此，降低功耗不仅可以节省能源，还能降低系统的散热成本，提高芯片的集成度和性能。
二、CMOS 电路功耗的来源要实现低功耗 CMOS 电路设计与优化，首先需要了解功耗的来源。
CMOS 电路的功耗主要包括动态功耗和静态功耗两部分。
动态功耗是在电路工作时，由于对负载电容充放电而产生的功耗。
它由开关功耗和短路功耗组成。
开关功耗是由于电容的充放电引起的，与工作频率、电源电压和负载电容大小成正比。
短路功耗则是在输入信号转换期间，PMOS 和 NMOS 管同时导通时产生的瞬间短路电流引起的功耗。
静态功耗主要包括漏电流引起的功耗。
随着工艺尺寸的缩小，亚阈值漏电流和栅极漏电流显著增加，导致静态功耗在总功耗中的比例逐渐上升。
三、低功耗 CMOS 电路设计技术1、电源电压缩放降低电源电压是降低功耗最直接有效的方法之一。
因为动态功耗与电源电压的平方成正比，所以适当降低电源电压可以显著减少动态功耗。
然而，降低电源电压会导致电路性能下降，如延迟增加。
因此，需要在功耗和性能之间进行权衡。
基于ASIC的功耗评估与优化设计
功耗两部分构成，通常动态功耗占芯片整体功耗的绝大
部分[2]。
（1）动态功耗，是电路在工作时所消耗的能量。
对于CMOS电路，动态功耗又分为开关功耗和短路功
耗，即
PDynamic=P
switch+P
。开 [3]
internal
关
功
耗
也
称为翻转
功耗（Switching Power），由电路翻转时对负载电
容充放电引起，即 Pswitch
Compile
图3 Latch-based时钟门控电路
格，利用数据编码来降低开关活动，例如用格雷码比用 二进制码翻转更少，功耗更低[6]。简化状态机，降低每 次工作的状态机的寄存器数量，为功耗降低提供了可能 性。进行逻辑共享，提高如FIFO、查找表、RAM存储 资源的利用率。
此外在RTL级与门级中，常采用的低功耗设计技术 是时钟门控[7]。 3.2 时钟门控 3.2.1 时钟门控原理
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责任编辑：毛烁
Set clock gating style
Reading in verilog
Input RTL
图2 时钟门控结构图
Define the clocks Insert clock gating
本文将介绍芯片功耗的来源和构成，及其基本概 念。然后介绍芯片的功耗的评估计算方法和途径，提 出在ASIC芯片设计中进行功耗优化的思路，同时结合 EDA工具辅助实现，介绍对芯片设计初期阶段的核心功 耗进行优化的具体操作流程，最后进行功耗优化后的分 析。
1 功耗的构成
功耗的构成按照类型分类，主要由动态功耗和静态
时钟门控的实现方式有多种，最常用的是Latchfree和Latch-based。Latch-free类型时钟门控一般是由 结构简单的与门或者或门电路组成，但对时序要求较 高。比如由与门组成的电路波形图中时钟信号CLK和使 能信号EN相与，得到的门控时钟GCLK出现了毛刺， 影响了电路的稳定性[2]。因此大部分设计使用Latch-
低功耗低成本数字时钟的设计与制作
及应用 ［ ． Ｍ】 北京： 京航 空航天 大学 出版 北
社 ， １． ２ １ ０
线 的某 随动 系统 自动测试 设备设计Ｕ． 刘防动 （９ ６ ） ，男 ，大学本科 ，工 】 国 １ ７一 ［马烨． ６ ］ 某通信 自动测试系统 中射频适配器 的设计田 外电子测量技术， １， （： ４ ． 周 ２ １０ ）ｏ ３ ０ ３ ６４
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ａ 引脚 图 ）
Ｃ Ｉ Ｈ Ｐ Ｎ 中 Ｒ １ 功 能
图 １ 数 字 时 钟 电路 原 理 框 图
复位 禁 止 计 数 允许计数
ｃ （ｏ ｔ） ０１ Ｐ ｔ～ ４ｃ＝ ｃ （ｓ ９Ｃ ＝ Ｐ ｔ～ｔ）ｏ Ｏ
参考 文献 ［ 周 求湛， １ 】 刘萍 萍， 志鸿． 钱 虚拟仪器 系统
术 ， １， （ ： —５ １． ２ １ ４６ ７ ７ ， ７ ０ ３ ）３ １
［ 李行善， ３ ］ 左毅， 孙杰． 自动测试 系统集成 量技术， １ ， （ ： — ． ２ ３ ５ ６ ６ ０１ ４ ）４ ６
【 关键词 】低 功耗 ；低成本 ；设计 ；制作
１ 数 字时钟 电路 的功 能说明 ．
设 计制作 一款 由４ ０ 系 ￣ Ｃ Ｏ ０ ０ ＵＭ Ｓ
分 显 示
门电路 芯片构 成 的 “ 高精度 低功 耗
低成本 数字 时钟 ”， 由于４ ０ 系 列 ００ Ｃ Ｏ 门 电路 芯片 具有 零静态 功耗 和 ＭＳ
止计 数 ；Ｒ 加计 数 清 零端 ，高 电 有效 ） 。 为
２ １ ４６６ ７ ０ ３ ）８ ］ 沈聪辉， 孙伟超， 下一代 自动 等． 要 ， 因 此 研 制 满 足 新 一代 测 试 系 波形发 生器卟 电子测量技术， １， （ ： — ［ 黄盛霖，
3—8译码器低功耗设计
3—8译码器低功耗设计
1.选择合适的器件：在低功耗设计中，需要选择功耗较低的器件。
例如，使用CMOS工艺制造的器件比使用BJT工艺制造的器件功耗更低。
2.优化电路结构：在电路设计中，可以采用一些优化措施来降低功耗。
例如，使用寄存器代替门电路，减少门电路的数量和复杂度；使用异或门代替与门和或门等。
3.降低电源电压：在低功耗设计中，可以通过降低电源电压来减少功耗。
例如，可以使用低压差线性稳压器(LDO)来降低电源电压。
4.优化时钟频率：在低功耗设计中，可以通过优化时钟频率来减少功耗。
例如，可以使用低功耗定时器来控制时钟频率。
5.使用低功耗模式：在低功耗设计中，可以使用一些低功耗模式来降低功耗。
例如，可以使用待机模式、睡眠模式等。
综上所述，3-8译码器的低功耗设计需要综合考虑以上几个方面，以实现高效的低功耗设计。
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基于门控时钟的C MOS 电路低功耗设计罗 罹(安徽大学计算机科学与技术学院,安徽合肥 230039)摘 要:阐述了如何运用门控时钟来进行C MOS 电路的低功耗设计。
分析了门控时钟的实现方式,如何借助E DA 工具在设计中使用门控时钟,并且附有部分脚本程序,以一个watchdog ti m er模块为例,给出了相关的功耗分析报告和优化结果。
这样,可以借助E DA 工具的帮助,在综合时插入门控时钟,较大幅度地降低功耗,同时附带减小面积,为使用门控时钟进行低功耗设计者提供有益的参考。
关键词:低功耗;门控时钟;泄漏中图分类号:T N431.2 文献标识码:A 文章编号:1000-2162(2005)03-0021-04通常在C MOS 电路设计中,面积和速度是最为重要的性能指标。
目前,随着嵌入式设备和手持设备的普及,由于电池的大小和重量的限制,决定了电池的供电量有限,因此降低功耗成为很紧迫的问题。
设备功耗中的很大一部分是采用C MOS 工艺设计的芯片所引起的。
因此,降低C MOS 电路的功耗很有意义,功耗也成为C MOS 电路设计中一个重要的性能指标。
C MOS 电路的低功耗设计的概念和方法学应运而生,成为目前超大规模集成电路设计中的一个重要方向。
C MOS 电路的低功耗设计有很多方法,主要有:降低供电电压、使用门控时钟等。
但是降低供电电压,会带来很多副作用:首先,降低供电电压,会导致速度下降,减小电容充放电的电流或负载驱动电流;其次,会导致较低的输出功率或较低的信号幅度,从而产生噪声和信号衰减的问题。
相比之下,门控时钟是一个很有效的方法。
门控时钟可以有效地对某些较少使用的时序逻辑进行开关控制,从而大大降低功耗[1]。
本文将以一个watchdog ti m er 模块为例,使用Synop sys 公司的综合工具DesignComp iler,详细阐述如何在设计中插入门控时钟,并且给出了使用的脚本,通过详细的分析报告,特别是使用门控时钟前后的功耗对比,相信可以为工程师使用门控时钟进行低功耗设计提供有益的参考。
1 功耗和门控时钟的的基本概念1.1 功耗的基本概念电路中耗散的能量可以分为静态功耗(static power )和动态功耗(dyna m ic power )。
静态功耗的主要原因是:晶体管中从源到漏的亚阈值泄漏(subthreshold leakage ),就是指阈值电压的降低阻止了栅的关闭。
动态功耗分为开关功耗(s witching power )和内部功耗(internal power )。
开关功耗是由于器件的输出端的负载电容的充放电引起的。
负载电容包括了门和线的电容。
内部功耗指在器件内部耗散的能量,主要由瞬时短路所引起的。
1.2 门控时钟的的基本概念通常,门控时钟的实现方式有4种:基于“与”门、基于“或”门、基于触发器和基于latch 。
以图1中基于latch 的门控时钟为例,基于latch 的门控时钟的实现原理是:在cl ock 为高电平时latch 不会锁存数据,在cl ock 的上升沿捕获enable 信号。
特别需要注意的是,门控时钟的使用可能会带来时序上的问题。
特别当集成电路的设计已经进入深亚微米级时代,线延时占据了总延时的70%。
以基于latch 的门控时钟为例,布局收稿日期:2005-03-18作者简介:罗 罹(19812),男,安徽黄山人,安徽大学助教,中国科技大学硕士研究生.2005年5月第29卷第3期安徽大学学报(自然科学版)Journal of Anhui University Natural Science Editi on May 2005Vol .29No .3布线之后,对应的latch 和寄存器可能会距离很远,造成它们之间的连线延时过大,时序就可能不满足图1 基于latch 的门控时钟要求。
因此,采取的方法是将对应的latch 和寄存器整合在一起,作为一个标准单元来使用。
这样,可以保证的时序满足要求(此时的set_cl ock_gating_style 的设置将会不同)。
2 在设计中使用门控时钟本文首先给出了综合时使用的脚本,以实际中的一个设计生成的报告文件为例,对比了使用门控时钟前后的面积、时序、功耗方面的差别。
2.1 运行的脚本一般可以采用全定制(full -cust om )的设计方法,手工绘制电路图,确定设计中是否采用门控时钟。
但随着设计规模的日益增大,必须要借助E DA 工具的帮助。
在脚本中可以很灵活地对设计进行如下方面的控制:(1)时钟的实现方式:基于“与”门、基于“或”门、基于触发器、基于latch;(2)“使能”端(enable )进行SET UP 、HOLD 检查;(3)对特定的signal 是否使用门控时钟;(4)门控时钟的最大扇出;(5)是否插入scan 信号。
使用Synop sys 公司的综合工具Design Compp iler,该综合工具支持在设计中使用门控时钟,并可以进行相应的时序分析和功耗分析[2～4]。
下面给出使用Design Comp iler 进行综合时部分脚本:set_cl ock_gating_style -sequential_cell latch -positive_edge_l ogic {and}-negative_edge_l ogic {or}/3基于latch 的门控时钟,如果从工艺库中调用已经做好的具有门控时钟功能的标准单元,对应选项变为-positive_edge_l ogic integrated 3/analyze -f or mat veril og -lib library_na me -define SY NOPSI S/3读入veril og 格式的HDL 文件,并且用指定的library 中的中间格式存储3/Set_cl ock_gating_signals -design design_na me/3控制signal 是否采用门控时钟3/elaborate design_na me -gate_cl ock -update -lib library_na me/3从存储的中间格式中建立对应的设计3/p r opagate_constraints -gate_cl ock/3将底层设计中的约束加到当前设计中3/comp ile -incre mental_mapp ing -map_eff ort high/3映射过程中花费更多的cpu 运行时间3/2.2 报告文件Synopys 公司的Design Comp iler 作为业界最流行的综合工具软件,功能相当强大,可以生成详细的报告文件,将会在时序、功耗、面积三个方面加以比较。
首先必须保证时序满足条件,否则功耗的降低和面积的减小就没有意义。
而门控时钟的引入,常常会造成相应的时序问题。
作者使用Synopys 公司的Pri m eTi m e 进行静态时序分析(Static Ti m ing A 2nalysis )。
表1给出的是Pri m eTi m e 对当前设计的关键路径的时序报告。
data required ti m e 表示理论上最大允许的延迟时间,data arrival ti m e 表示实际数据到达的时间。
表1说明,使用门控时钟后,时序仍22安徽大学学报(自然科学版)第29卷然满足要求。
表1 使用门控时钟前后的时序报告不使用门控时钟Start point:wdt_i pb_interface_wdt_reset_b_reg (rising edge -triggered fli p -fl op cl ocked by i pg_clk )Endpoint:wdt_reset_b (out put port cl ocked by i pg_clk ) ………………………………data required ti m e 10.75 data arrival ti m e -6.33 slack (MET )4.42使用门控时钟Start point:i p s_addr_2(input port cl ocked by i pg_clk )Endpoint:wdt_i pb_interface_clk_gate_wm r_reg/latch (negative level -sensitive latch cl ocked by i pg_clk ) …………………………………………data required ti m e 17.50 data arrival ti m e -14.06 slack (MET )3.44 表2给出的是Design Comp iler 对当前设计的功耗报告。
可以看到,使用门控时钟后,功耗总体下降了45.4%。
其中内部功耗下降了53.9%,开关功率下降了35.3%,但是泄漏功耗只下降了1.8%,由于泄漏功耗在总体功耗中比例可以忽略不计,使用门控时钟后功耗总体有了显著的下降。
同时说明门控时钟的使用,对内部功耗和开关功率的影响较为显著,对泄漏功耗的影响不显著。
值得注意的是,虽然不排除通过牺牲面积来降低功耗。
但在本设计中,降低功耗的同时,面积也有了一定的下降。
总面积下降了7.3%,其中组合逻辑的面积减少了21.5%,非组合逻辑的面积增加了5.5%。
说明门控时钟的使用,减少了组合逻辑的使用,增加了非组合逻辑的使用。
表2 使用门控时钟前后的功耗报告 不使用门控时钟的设计 使用门控时钟的设计降低率(%)功耗Cell I nternal Power =473.7284μW (54%)Cell I nternal Power =218.3035μW (46%)53.9 Net S witching Power =396.8938μW (46%)Net S witching Power =256.8232μW 54%)35.3 Total Dynam ic Power =870.6222μW (100%)Total Dyna m ic Power =475.1267μW (100%)45.4 Cell Leakage Power =106.6267n W Cell Leakage Power =104.6448n W 1.8面积/μm 2Combinati onal area:8282.881836Combinati onal area:6503.04296921.5 Noncombinati onal area:9262.079102Noncombinati onal area:9768.9619145.5 Total cell area:17544.960938Total cell area:16272.0000007.33 结 论门控时钟的使用有很多的优点,可以借助EDA 工具的帮助,在综合时插入门控时钟。