简易逻辑分析仪

2008年10月第10期电子测试EL ECTRONIC TEST Oct.2008No.10简易逻辑分析仪设计贾　奕,黄劲松,沈鹏程,田开坤(1湖北师范学院物理与电子科学学院　黄石　4350022湖北师范学院电工电子实验教学示范中心　黄石　435002) 摘　要:本系统是以STC89C52单片机和复杂可编程逻辑器件CPLD 的组合电路为核心,利用锁存器在时钟上升沿将输入端的数据锁存的原理,构建了一个基于实时采样和直接数据存储器存储(DMA )的简易逻辑分析仪。

系统由五部分组成:按键模块、CPLD 模块、DDS 采样时钟发生模块、L CD 显示模块、DMA 数据采集模块。

相比于市场上的逻辑分析仪,本系统结构简单,易制作,成本低,可同时测量8路T TL 信号。

本系统可以用来分析数字逻辑电路中的时序逻辑关系,本文还用该逻辑分析仪研究了51单片机对外部地址读写操作的时序,得到与单片机数据手册一致的波形时序图。

关键词:逻辑分析仪;DMA ;CPLD ;DDS 中图分类号:TP399 文献标识码:BDesign of simple logic analyzerJia Y i ,Huang Jinsong ,Shen Pengcheng ,Tian Kaikun(1College of Physics and Electronic Science ,Hubei Normal University ,Huangshi 435002,China ;2Electricaland Electronic experimental teaching centres of excellence ,Hubei Normal University ,Huangshi 4350020,China )Abstract :A simple logic analyzer based on a real 2time sampling and DMA has been designed by using STC89C52SCM and CPLD circuit as t he p rimary component s.It operates by a latch which can latch t he data coming from t he inp ut port o n t he outp ut port by means of latching t he rising edge of a clock p ulse.The system includes five basic component s :a button control mod 2ule ,t he CPLD module ,a DDS sampling clock p ulse generation module ,an L CD module ,and t he DMA pared to t he existing logic analyzer ,t he system can measure synchro 2nously 8T TL signals ,and t he circuit is simple and can be constructed easily wit h low cost s.The system can be used as a tool t hat measures t he logic relations of t he digital circuit.An ex 2ample has been given t hat shows how t he time is measured when a 51SCM reads or writes so me data to t he o ut side address ,SCM manual data are consistent wit h t he wave timing map.K eyw ords :logic analyzer ;DMA ;CPLD ;DDS测试工具与解决方案2008.100　引 言在数字电路的研究中,往往要对电路的时序进行分析,在这种情况下,很多学生或工程师通常会选择示波器,而忽略了逻辑分析仪。

什么是逻辑分析仪？逻辑分析仪的参数、使用步骤和优势由于电路的进展是从模拟进展到数字这样的过程，因此测量工具的进展也遵循了这个挨次。

现在提到测量，首先我们想到的是示波器，尤其是一些老工程师，他们对示波器的认知度特别高。

而规律分析仪是一种新型测量工具，是随着单片机技术进展而进展起来的，特别适合单片机这类数字系统的测量分析，而通信方面的分析中，比示波器要更加便利和强大。

一个待测信号使用10MHZ采样率的规律分析仪去采集的话，假如阈值电压是1.5V，那么在测量的时候，规律分析仪就会每100ns 采集一个样点，并且超过1.5V认为是高电平(规律1)，低于1.5V认为是低电平(规律0)。

而后呢，规律分析仪会用描点法将波形连起来，工程师就可以在这个连续的波形中查看到规律分析仪还原的待测信号，从而查找特别之处。

规律分析仪和示波器都是还原信号的，示波器前端有ADC，再加上还原算法，可以实现模拟信号的还原。

而规律分析仪只针对数字信号，不需要ADC，不需要特别算法，就用最简洁的连点就可以了。

此外，示波器往往是台式的，波形显示在示波器本身的显示屏上，而规律分析仪当前大多数是和PC端的上位机软件结合的，在电脑上直接显示波形。

如图1所示，是一款规律分析仪的实物图，采样率为500M，16个通道，采样深度硬件深度为32M，经过压缩算法，最多可以实现每通道5G的存储深度，图2是规律分析仪的上位机软件。

图1规律分析仪实物图图2规律分析仪上位机软件1、规律分析仪的参数规律分析仪有三个重要参数：阈值电压、采样率和采样深度。

阈值电压：区分凹凸电平的间隔。

规律分析仪和单片机都是数字电路，它在读取外部信号的时候，多高电压识别成高电平，多高电压识别成低电平是有肯定限制的。

比如一款规律分析仪，阈值电压是：0.7~1.4V，那么当它采集外部的数字电路信号的时候，高于1.4V识别为高电平，低于0.7V识别为低电平。

采样率：每秒钟采集信号的次数。

比如一个规律分析仪的最大采样率是100M，那么也就是说他一秒钟可以采集100M个样点，即每10ns采集一个样点，并且高于阈值电压的认定为高电平，低于阈值电压的认定为低电平。

简易逻辑分析仪摘要本系统是由单片机作为主控制器、可编程器件作为辅助控制单元来实现数字信号产生、逻辑信号采集和示波器显示。

由单片机为核心的信号发生器，实现了大范围可控频率、预设码型的信号输出；数据采集模块的输入电路中的程控迟滞比较器，提高了输入信道的抗干扰能力。

可编程器件高密度特点在本系统中的应用，大大减少了外围器件，增强了系统的可靠性。

带有LCD显示模块为用户控制提供友好的人机界面，实现了设置掉电保护功能，并支持鼠标操作和图形打印。

关键词逻辑分析仪单片机可编程器件程控迟滞比较器一、方案论证及选择方案一：利用普通的74系列移位计数器构成数字信号发生器，纯单片机方式实现逻辑分析仪。

图 1-1 方案一结构框图如图1-1所示，数字信号发生器部分，利用74系列的移位计数器的基本功能，通过拨码开关向置数端预置循环序列，通过TTL 驱动输出数字信号。

逻辑分析仪部分的门限电压由电位器控制。

这种方法单片机除了完成基本的数据分析外，还需要完成对逻辑数据的采集、存储、显示等大量控制工作。

方案二：由单片机产生数字信号序列，由另外两片单片机构成逻辑分析仪。

射随器门限 比较器电位器 调压电路单 片 机ZYX D/AD/A预 置拨码开关序列 输出数字信号发生器 简易逻辑分析100Hz 时钟键盘级联74 移位计数器 数码管图 1-2 方案二结构框图如图1-2所示，相比方案一在信号产生上方案二采用了单片机方案，数码管显示循环序列码状态，本方案用软件可以实现不同频率、更加复杂数字信号的输出。

在逻辑分析仪部分，部分的特点是双单片机结构，二者通过串口通信，下位机单片机3只负责显示，上位机单片机2通过D/A 输出程控的门限电平。

本方案解决了显示与数据采集处理不能同时工作的矛盾， 方案三利用FPGA/CPLD 的高速特点，实现系统并行工作，这是本方案相比于方案二的特色之一。

用可编程器件可以高速完成单一功能模块。

FPGA/CPLD 的使用弥补了单片机在高速采集和实时显示的弱点，使整个系统的处理能力远超过当前微控制器的水平，这使设计十分具有发挥的空间。

目录摘要 (1)Abstract (2)前言 (3)第一章概述 (4)1.1 选题背景 (4)1.2 FPGA简介 (4)第二章设计方案 (6)2.1 设计任务和要求 (6)2.2 总体设计方案 (6)第三章系统子模块实现与仿真分析 (9)3.1 数字信号发生器实现与仿真 (9)3.1.1 数字信号发生器的软件流程图和组成框图 (9)3.1.2 带异步置位/复位的通用八位寄存器 (10)3.1.3 任意分频器 (11)3.1.4 循环移位寄存器 (12)3.1.5 数字信号发生器仿真 (13)3.2 触发电路实现与仿真 (14)3.3 存储器REGN的实现与仿真 (15)3.4 640分频器FREQ的实现与仿真 (16)3.5 存储器RAM的实现与仿真 (17)第四章系统顶层的实现与仿真 (20)4.1 系统顶层原理图 (20)4.2 系统顶层仿真图 (20)结论 (22)参考文献 (23)致谢 (24)附录 (25)逻辑分析仪是一种类似于示波器，用来分析测量数字系统的逻辑波形和逻辑关系的仪器设备。

在每个时钟到来，并且与预置的触发字逻辑状态相同时，将触发之后的数据进行储存、处理并输出显示到屏幕上。

本文采用FPGA开发器件设计一个8通道的简易逻辑分析仪，实现对输入的8路逻辑信号进行数据判断、数据存储、采集和处理，然后输出显示的功能。

其功能参数分别是采样率为100KHz，每通道存储深度为32bit。

本次设计使用FPGA（现场可编程逻辑门阵列）芯片和VHDL硬件描述语言作为主要设计方法实现8路简易逻辑分析仪。

本系统根据逻辑分析仪所要实现的各项功能分别编程设计了对应的功能模块，分别是触发模块，数据缓存模块，分频模块以及存储器模块，并分别进行了仿真验证，在此基础上，完成了系统电路的设计与仿真。

仿真结果表明，本次设计各模块都达到了所需要求，实现了各自的功能。

系统总体方案也得到了较理想的结果，本次设计方案是可行的，达到了设计要求。

简易逻辑分析仪安阳⼯学院电⼦信息与电⽓⼯程学院《EDA技术》课程⼤作业题⽬：简易逻辑分析仪班级： 2011级电⼦信息⼯程⼀班评分标准：1、题⽬难易度。

10%2、设计和结论正确，分析清晰合理。

40%3、⼤作业报告阐述清晰，格式规范。

20%4、陈述清晰，回答问题正确。

30%⼤作业成绩总成绩=T+J*40%+(J+J*(X-1/N))*30%T为回答问题成绩，J为教师成绩，X为学⽣⾃评分值，N为⼩组⼈数简易逻辑分析仪1. 设计任务逻辑分析仪可以将数字系统中的脉冲信号、逻辑控制信号、总线数据甚⾄⽑刺脉冲都能同步⾼速的采集进该仪中的⾼速RAM中暂存，以备显⽰和分析。

我们所设计的简易逻辑分析仪是⼀个8通道的逻辑数据采集电路，它可以将输⼊到RAM中的计数结果通过输出线完整地按地址输出出来，其中CLK(时钟信号)，CLK_EN(时钟使能信号)，CLR(清零端)，WREN(写⼊允许控制)和DIN（7..0）（写⼊允许控制），OUTPUT(⼋位数据输出)。

预期可以将输⼊到简易逻辑分析仪中的数据可以完整的读取出来。

2.设计⽅案我们所设计的简易逻辑分析仪主要有三个功能模块构成：⼀个8位LMP_RAM0，存储1024个字节，有⼗根地址线；⼀个⼗位计数器LMP_COUNTER 和⼀个锁存器74244。

设计思路框图如下图⼀：图⼀设计思路框图3. ⽅案实施3.1、LPM计数器模块的设计⾸先打开⼀个原理图编辑窗，存盘取名为 eda1,然后建成⼯程，在进⼊本⼯程的原理图,单击Mega Wizard Plug-In Manger 管理器按钮，然后进⼊如图⼆所⽰的窗⼝,选择LPM-COUNTER模块，再选择CycloneⅢ和VHDL;⽂件名为CONT10B。

图⼆从原理图编辑窗进⼊LPM计数器编辑模块最终⽣成的计数器如图三所⽰：图三 LPM计数器模块LPM计数器模块的VHDL⽂件如下:LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY lpm;USE lpm.all;ENTITY cnt10 ISPORT( aclr : IN STD_LOGIC ;clk_en : IN STD_LOGIC ;clock : IN STD_LOGIC ;q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0)); END cnt10; ARCHITECTURE SYN OF cnt10 ISSIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0);COMPONENT lpm_counterGENERIC (lpm_direction : STRING;lpm_port_updown : STRING;lpm_type : STRING;lpm_width : NATURAL);PORT (clk_en : IN STD_LOGIC ;aclr : IN STD_LOGIC ;clock : IN STD_LOGIC ;q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0));END COMPONENT;BEGINq <= sub_wire0(9 DOWNTO 0);lpm_counter_component : lpm_counterGENERIC MAP (lpm_direction => "UP",lpm_port_updown => "PORT_UNUSED",lpm_type => "LPM_COUNTER",lpm_width => 10)PORT MAP (clk_en => clk_en,aclr => aclr,clock => clock,q => sub_wire0 );END SYN;3.2、LPM随机存储器模块的设计按照以上设计LPM计数器模块，再次打开Mega Wizard Plug-In Manger管理器按钮，然后进⼊如图3所⽰的窗⼝，选择RAM：1-PORT模块，再选择CycloneⅢ和VHDL，⽂件取名为RAM0。

．
Ｔｈ ｅ ｕ ｔｏ ｓｉ ｇ ａ ｄ ａ ａｙ ｉ ｇ ｉ ｙ ｔ ｍ ｅ ｆｒ ｎ ｅ ｓ ｏ ｈ ｔｔ ｅ ａ ａｙ ｅ ａ ｉｐ ａ ｌ ａ ｎ ｅ ｒ ｓ ｌ ｆｔ ｔｎ ｎ ｎ ｌ ｚｎ ｔ ｓ ｓｅ ｐ ｒｏ ｍａ ｃ ｈ ｗｓｔ ａ ｈ ｎ ｌｚ ｒｃ ｎ ｄ ｓ ｌｙ ｃｅ ｒａ ｄ ｅ ｓ
行 采集存储 ， 制 Ｄ Ａ转换进 行波 形输 出与显示 。 控 ／ （ ） 字信 号发生 器模 块 ２数
该模块 由 ５ ５定 时器 和 移 位 寄存 器 ７ Ｌ ９ ５ ４ Ｓ ５组 成 。将 ５ ５定时器 接成 多谐 振荡器产 生矩 形波作 为 ５
选通各个通道 ， 通过软件控制对 ８ 路信号实现采集 。 信号采集之前 ， Ｌ ３４接成 电压跟随器， 将 Ｍ２ 提高输 入 阻 抗 ， 输 入 阻 抗 大 于 ５ｋ 简 化 了 硬 件 的 使 ０Ｏ，
ｓａ ｌ ｖ ｆＩＩ ． ｔｂ ｅ ｗａ ｅｏＴ Ｓ １
Ｋ ｅ ｒ ｓ： ＡＴ ９Ｓ ｓｎ ｌ ｈ ｐ； ｓｍ ｐ ｅ ｌｇｃ ａ ａｙ ｅ ；ｅ ｇ ｔｓｇ ａ ｈ ｎ ｅ ｓ ｙ ｗｏ ｄ ８ ５１ ｉ ｇｅ ｃ ｉ ｉ ｌ ｏ ｉ ｎ ｌ ｚ ｒ ｉｈ ｉｎ ｌｃ ａ ｎ ｌ
移位寄 存器 的时钟 信 号 ， 过移 位 产生 符 合 实 际要 通 求 的逻 辑 序 列 信 号 。８位 拨 码 开 关 可 以 预 置 初 始
状态。
号逻辑 分析 的功能 。系统整体 主要分 数字 信号 发生
器、 采集 与存 储 、 ／ Ｄ Ａ转 换 、 波 器 Ｘ— 示 Ｙ通 道 的控 制、 晶 显 示 等 模 块。其 系 统 整 体 框 图 如 图 １ 液
ａｅ ｅ ｔ ｆｃ ， ｈ ｎ ｏ ｇＵ ｉ ｒｔ ， ｉａ ２ ４ ０ ， ｈｎ ） ｇｍ ｎ Ｏｆ ｅ Ｓ ａ ｄ ｎ ｎｖ ｓｙ Ｗｅ ｉ ６ ２ ９ Ｃ ｉ ｉ ｅｉ ｈ ａ

简易逻辑分析仪一、方案论证及选择1、系统总体框图如下：整个系统由信号发生器部分、信号调理部分、ARM软件控制部分以及输出显示部分组成。

2、数字信号发生器模块方案一：采用555定时器和可预置移位寄存器。

用两片74LS194A接成8位可预置循环移位寄存器，方波发生器提供一时钟信号给移位寄存器，预置数用8个按键接入（即循环序列），此方案简单可靠。

方案二：用PC 通过软件编程可以从并行口输出信号波形，不需要硬件电路，且设计灵活，但是不适合电子设计竞赛，并且PC体积大，携带不方便。

方案三：采用中规模FPGA，使用VHDL语言设计移位寄存器。

此方案可以实现精确定时产生信号，且信号频率可调，体积小, 但其显示电路占用资源多，这样设计出来的电路系统将大且复杂。

方案四：采用一片AT89C2051单片产生波形序列。

用单片机产生数字信号，设计简单，设置灵活，频率调节方便。

综合分析上述各方案，比较其优缺点，本系统有其固定的频率要求，故选用最简单的方案一。

3、门限电压分级部分方案一、采用单片机软件控制分级输出不同的电压值，给到比较器的反相端。

该方案简单、且输出电压精确。

方案二、用单片机产生一路PWM波，再经过两级RC低通滤波可得到直流电压，通过控制PWM波的占空比来改变电压值，达到分级效果。

该方案RC滤波得到的电压不稳定，且有纹波。

方案三、直流电源供5V电压，采用电阻、电位器进行一级一级的分压，以实现分级效果。

该方案电路复杂，且电位器调节比较难。

方案四、采用数字式电位器，由单片机结合相应的外围电路进行控制，以实现分压。

采用程控方式，得到的电压精确且稳定。

鉴于本系统软件程序较多，ARM内部仅两个DA，故选择方案四以避免使用单片机内部DA。

二、硬件部分单元电路1、数字信号发生器电路该部分采用了555定时器产生一定频率的时钟信号，通过改变滑动变阻器阻值可实现频率在一定范围内可变，定时器后接一个非门以增强后级驱动能力。

定时器产生的方波信号作为双向移位寄存器74LS194的输入时钟，利用74LS194的两个控制端（S0，S1）来产生八路可预置的循环移位逻辑信号序列。

简易逻辑分析仪设计报告1.引言1.1 概述概述:简易逻辑分析仪是一种用于检测数字电路中逻辑信号的仪器，能够实时监测和分析数字电路中的信号波形和逻辑状态。

本设计报告将介绍一种基于FPGA的简易逻辑分析仪的设计方案，包括其设计原理、硬件设计和软件设计。

通过该设计，可以实现对数字电路中逻辑信号的实时观测和分析，为数字电路的调试和优化提供有力支持。

本报告将详细介绍该简易逻辑分析仪的设计过程和实现原理，以及展望未来在数字电路测试领域的应用前景。

1.2文章结构文章结构部分的内容应该是对整篇文章的结构进行简要概括，包括各个章节的主要内容和重点讨论的部分。

可以按照下面的内容编写：文章结构部分:本文主要包括三个部分，即引言、正文和结论。

在引言部分，将对简易逻辑分析仪的概述、文章结构和研究目的进行介绍。

正文部分包括设计原理、硬件设计和软件设计三个方面的内容，其中设计原理将解析简易逻辑分析仪的工作原理，硬件设计将详细介绍分析仪的硬件组成和设计要点，软件设计则会讨论分析仪的相关软件开发情况。

在结论部分，将对整个设计报告的结果进行总结、设计的优点进行分析，并对未来的发展进行展望。

整篇文章的结构清晰，内容充实，将全面展示简易逻辑分析仪的设计过程和成果。

1.3 目的本报告的目的是设计一种简易逻辑分析仪，用于对数字逻辑电路进行分析和测试。

通过该逻辑分析仪，可以实现对逻辑电路中信号的捕获、显示和分析，从而帮助工程师和技术人员更好地理解和调试数字电路。

同时，设计该逻辑分析仪旨在提高测试效率、降低成本，并且具有一定的实用性和推广性。

基于以上目的，本报告将从设计原理、硬件设计和软件设计三个方面展开介绍和分析。

2.正文2.1 设计原理设计原理部分的内容应该包括对逻辑分析仪的工作原理进行详细介绍。

这包括逻辑分析仪的基本功能和原理，例如数据采集、信号分析和显示等。

此外，还应该介绍如何通过逻辑分析仪实现对数字信号的采集、存储和分析，以及逻辑分析仪的工作流程和主要原理。

简单逻辑分析仪DIY何为逻辑分析仪？逻辑分析仪是一种类似于示波器的波形测试设备，它可以监测硬件电路工作时的逻辑电平（高或低），并加以存储,用图形的方式直观地表达出来，便于用户检测,分析电路设计(硬件设计和软件设计) 中的错误，逻辑分析仪是设计中不可缺少的设备，通过它，可以迅速地定位错误，解决问题，达到事半功倍的效果。

逻辑分析仪是利用时钟从测试设备上采集和显示数字信号的仪器，最主要作用在于时序判定。

由于逻辑分析仪不像示波器那样有许多电压等级，通常只显示两个电压（逻辑1和0），因此设定了参考电压后，逻辑分析仪将被测信号通过比较器进行判定，高于参考电压者为High,低于参考电压者为Low，在High与Low之间形成数字波形。

例如：一个待测信号使用200MHz采样率的逻辑分析仪，当参考电压设定为1.5V时，在测量时逻辑分析仪就会平均每5ns采取一个点，超过1.5V者为High(逻辑1)，低于1.5V者为Low（逻辑0），而后的逻辑1和0可连接成一个简单波形，工程师便可在此连续波形中找出异常错误（bug）之处。

整体而言，逻辑分析仪测量被测信号时，并不会显示出电压值，只是High跟Low的差别；如果要测量电压就一定需要使用示波器。

除了电压值的显示不同外，逻辑分析仪与示波器的另一个差别在于通道数量。

一般的示波器只有2个通道或4个通道，而逻辑分析仪可以拥有从16个通道、32个通道、64个通道和上百个通道数不等，因此逻辑分析仪具备同时进行多通道测试的优势。

根据硬件设备设计上的差异，目前市面上逻辑分析仪大致上可分为独立式（或单机型）逻辑分析仪和需结合电脑的PC-based卡式虚拟逻辑分析仪。

独立式逻辑分析仪是将所有的测试软件、运算管理元件以及整合在一台仪器之中；卡式虚拟逻辑分析仪则需要搭配电脑一起使用，显示屏也与主机分开。

就整体规格而言，独立式逻辑分析仪已发展到相当高标准的产品，例如采样率可达8GHz、通道数可扩充到300个通道以上，存储深度相对也高，独立式逻辑分析仪以往价格昂贵，从几万到数十万人民币不等，一般用户很少用得起。

简易逻辑分析仪
一、任务
设计并制作一个8路数字信号发生器与简易逻辑分析仪，其结构框图如图1所示：
二、要求
1、基本要求
（1）制作数字信号发生器
能产生8路可预置的循环移位逻辑信号序列，输出信号为TTL电平，
序列时钟频率为100Hz，并能够重复输出。

逻辑信号序列示例如图2
所示。

（2）制作简易逻辑分析仪
a．具有采集8路逻辑信号的功能，并可设置单级触发字。

信号采集的触发条件为各路被测信号电平与触发字所设定的逻辑状态相同。

在
满足触发条件时，能对被测信号进行一次采集。

b．能清晰稳定地显示所采集到的8路信号波形，并显示触发点位置。

c．8位输入电路的输入阻抗大于50kΩ，其逻辑信号门限电压可在
0.25~4V范围内按16级变化，以适应各种输入信号的逻辑电平。

图2 重复输出循环移位逻辑序列00000101
2．发挥部分
（1）简易逻辑分析仪应具备3级逻辑状态分析触发功能，即当连续依次捕捉到设定的3个触发字时，开始对被测信号进行一次采集与显示。

3
级触发字可任意设定（例如：在某一路信号中指定连续依次捕捉到信
号1、0、1作为三级触发状态字）。

（2）其它（如增加存储、波形回放等）。

评分标准。

简易逻辑分析仪本设计采用单片机（89C51）和可编程逻辑器件作为系统的控制核心。

设计采用了模块化的设计思想，包括数字信号发生器、采样保持电路、逻辑信号门限电压比较、信号采集与存储、示波器X-Y通道控制、触发点与时间标志线控制、D/A转换、液晶显示、控制面板等功能模块。

数字信号发生器由单片机读取8个外部开关状态，经循环移位输出。

单片机检测8通道输入，在满足触发条件时，进行一次采样和存储，输入经采样保持器LF398，既可以满足对8路信号的A/D转换为同一时刻的数据，又可以提高输入阻抗。

CPLD一方面控制存储器里的数据输出，经DAC0800转换为模拟电压后作为示波器的Y通道输入；另一方面由CPLD产生8位的循环递增数字信号，经DAC0800转换为模拟电压后，其电压波形为锯齿波，将它作为示波器的X通道输入。

存储器采用双口RAM（IDT7132），这样可较简单的实现单片机与CPLD之间的通信。

整个系统较好的实现了题目的要求，达到了较高的性能指标。

一、设计思路与论证1、数字信号发生器模块方案一：采用74LS199产生8路数字信号。

74LS199是具有串行/并行输入及并行/串行输出的8位移位寄存器。

但此方案控制复杂，且需频率为100Hz的时钟，不易采用。

方案二：采用单片机编程实现序列信号发生器。

通过8路拨段开关来设定要产生的序列信号，单片机读取这8路信号，经过处理，产生循环移位序列，且单片机定时精确。

此方案简单可行。

故我们采用了方案二。

2、 8位输入、触发电路方案一：采用8片模数转换器同时对8路信号进行采集，然后将采集到的数据用单片机与转换成数字量的逻辑门限电压进行比较以决定其逻辑。

但需要的AD芯片较多，不宜采用。

方案二：将8路输入信号先用采样保持器LF398进行保持，以保证A/D转换的8路数据为同一时刻的数据，然后使用8通道A/D转换器ADC0809顺序采集保持在LF398中的数据，并用单片机判断其逻辑。

逻辑门限电压由键盘输入给单片机，实现题目要求的16级门限变化。

由普通示波器扩展实现简易逻辑分析仪由普通示波器扩展实现简易逻辑分析仪一、逻辑分析仪的介绍逻辑分析仪（Logic Analyzer）是数据域测试最典型的先进仪器，它能较好地满足数据域测试的各种要求。

逻辑分析仪1973年问世，虽然生产的时间不太长，但是得到了蓬勃的发展。

它不但产量和销售额都增长很快，而且在品种、性能和功能方面也都得到迅速的发展和提高。

逻辑分析仪一方面是分析数字系统和计算机软、硬件最有力的工具，另一方面它本身又与微机紧密结合起来，产生了多种智能逻辑分析仪和个人仪器型的逻辑分析仪插件。

有些逻辑分析仪还与计算机开发系统、仿真器、数字电压表和示波器等结合起来，构成完善的仪器系统。

二、方案的提出但是逻辑分析仪是一种高端的先进仪器，成本较高，要广泛普及的话投资较大，这使得许多人不能利用逻辑分析仪的先进功能，不得不说是一种遗憾。

而在数字电路的调试过程中，往往要测量多路信号的波形，分析它们的逻辑关系。

如果采用普通示波器，智能测量两路波形，需要两两相测，再进行分析才能得出多路波形之间的逻辑关系，非常麻烦。

因此设想能不能通过利用实验室广泛已有的示波器，外加一些扩展电路来实现简易逻辑分析仪的基本功能。

三．方案设计对于这个问题我们设计了一种基于示波器进行显示，用外加的部分电路实现逻辑分析仪的数据获取、数据存储功能的方案。

系统结构框图：要实现的主要功能：1.可以同时显示4路逻辑信号波形，根据需要也可以扩展为8路；2.具有多种采样频率3.采样起点可以控制，可以分段测量被测信号；4.输出起点可以控制；5.能同时存储4路逻辑信号采样值，每路的存储容量为1KB，可根据需要扩展。

拓展的硬件电路部分：硬件电路部分采用了单片机SST89E54，之所以选择它是因为其内部包含有16KB的Flash程序存储器和256字节的辅助RAM，所以不需要外接程序存储器和数据存储器，可以使电路结构简单。

被测信号经过整形等处理后由89E54的P1.0~P3.0口输入，经过采样后存储到内部数据存储器中，P1.4~P1.7口为采样数据输出口，输出信号送到多踪显示电路，为了使示波器能够稳定地显示被测信号，必须由控制系统提供与被测信号同步触发信号，同步信号的起点和采样的起点同步，同步信号由P3.0口输出，P3.1~P3.4口作为采样起点或输出起点控制信号的输入端，P3.5,P3.6作为采样频率控制输入端，用户可以根据被测信号频率的高低选择相应的采样频率，启动信号由P3.7口输入。

一、易逻辑分析仪系统设计方案本系统由3个AT89S52单片机小系统组成，系统方框图如图 5.7.2所示。

一片AT89S52单片机小系统A产生8路可预置的循环移位逻辑信号序列；一片A T89S52单片机小系统B实现人机交互；另一片A T89S52单片机小系统C用于触发并显示信号。

采用双口RAM，具有分页显示、可移动时间标志线、可设定触发位、连续间断触发触发方式多样等功能。

图5.7.1 8路数字信号发生器与简易逻辑分析仪结构框图图5.7.2 简易逻辑分析仪系统方框图AT89S52单片机小系统A——根据预置的循环移位元逻辑信号序列（通过8路开关设置），循环移位元逻辑输出这个序列，时钟频率为100Hz，同时把这个时钟信号输出给系统C作为信号采样时钟。

AT89S52单片机小系统B——控制一块64*128的点阵液晶，接收键盘输入。

菜单功能详细且操作方便，可设置该逻辑分析仪的工作方式。

工作方式按一定的格式写入双口RAM，将被系统C读取。

同时把用户设置的门限电平值进行D/A转换，与循环移位元逻辑输入信号相比较。

工作方式设置完毕后，可从双口RAM读时间标志线所对应时刻的8路输入信号的逻辑状态，并在液晶屏上显示。

AT89S52单片机小系统C——根据单片机A送来的100Hz信号采样时钟对比较器输出的信号序列进行采样，读取双口RAM的工作方式设置，判断触发点，向双口RAM 写时钟RAM写时钟标志线对应时刻的输入信号逻辑状态。

一、电路数字信号发生器电路设计通过8路开关设置循环移位元逻辑信号序列，输入AT89S52单片机小系统A的PI口，由89S52内部定时器在P3.7产生100HZ的时钟信号,在P3.2输出预置波形,通过移位寄存器74HC164产生8路循环移位序列信号。

8路循环移位序列信号产生电路[4]如图5.7.3所示。

移位寄存器74HC164的内部结构如图5.7.4所示。

74HC164 引脚端功能表如表5.7.1所列。

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二、逻辑分析仪的基本组成及工作过程
逻辑分析仪用于观测触发数据或事件前后特定数据序列，因此触发
识别电路在长长的数据流中去寻找特定的（置入的）触发字或触发事
件，一旦找到就产生触发信号 并送去控制数据的存贮和显示。 触发信号也可以由外部输入， 在触发信号作用下存贮器存贮 数据，因存贮器容量有限，按
d．每通道的存储深度为20bit。
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二、要求 2、发挥部分
（1）能在示波器上显示可移动的时间标志线，并采用LED或 其它方式显示时间标志线所对应时刻的8路输入信号逻辑状态。
（2）简易逻辑分析仪应具备3级逻辑状态分析触发功能，即当 连续依次捕捉到设定的3个触发字时，开始对被测信号进行一次 采集、存储与显示，并显示触发点位置。3级触发字可任意设定 （例如：在8路信号中指定连续依次捕捉到两路信号11、01、00 作为三级触发状态字）。
逻辑分析仪根据显示方式和定时方式的类别基本可分为两 大类：逻辑状态分析仪（Logic State Analyzer，即LSA），逻 辑定时分析仪（Logic Timing Analyzer,即LTA），但两类分析 仪的基本结构是相似的，目前多数逻辑分析仪兼有状态分析和 定时分析两种功能。
逻辑分析仪不但能分析数字系统、计算机软件和硬件，而且 能与计算机结合构成多种智能逻辑分析仪和个人仪器型的逻辑 分析仪插件，某些逻辑分析仪还能与计算机开发系统、仿真器、 数字化电压表、示波器等结合构成完善的仪器系统。
方案三：采用单片机+FPGA方式。即用单片机作为主处理 器，完成人机界面、系统控制和触发控制。用FPGA作为协处 理器，完成8路TTL数据的采集与普通模拟示波器的显示控制。 这种方案兼顾了上述两种方案的优点，可以在硬、软件的结合 上，使设计达到整体优化的效果。

目录前言 (2)第1章绪论 (3)第1.1节逻辑分析仪在数字科技中的地位 (3)第1.2节逻辑分析仪的发展状况 (5)第2章系统分析 (6)第2.1节逻辑分析仪的组成及工作原理 (6)第2.2节系统方案的选择与论证 (7)第2.3节系统总体方案框图 (9)第3章系统硬件设计 (11)第3.1节 CPU的选择与应用 (11)第3.2节数字信号发生器模块的实现 (15)第3.3节主控系统模块的电路设计与实现 (16)第3.4节功能实现模块 (18)第3.5节 D/A转换电路 (19)第3.6节硬件的抗干扰措施 (19)第4章系统软件设计 (20)第4.1节软件主CPU流程图 (20)第4.2节软件从CPU程序流程图 (21)第4.3节中断服务子程序流程图 (22)第4.4节掉电保护流程图 (23)第5章系统测试 (25)第5.1节测试仪器 (25)第5.2节测试方法 (25)第5.3节误差分析 (25)结论 (26)参考文献 (26)致谢 (27)附录：部分源程序 (28)【摘要】：逻辑分析仪是一种新型的数字测试仪器。

它应用于微机等数字系统的软件、硬件调试，故障检查，性能分析等过程中。

本设计采用AT89C51单片机控制8路逻辑信号电平采集的简易逻辑分析仪设计。

采用AT89C2051控制系统实现一个数字信号发生器可预置8路信号工作, 采集电路以5Kbit 每秒的速率同时对8路逻辑信号进行采样。

逻辑信号门限电压通过键盘任意设定，信号采集的触发等级、触发条件、触发位置由键盘设定。

【关键词】：逻辑分析仪；AT89C51；AT89C2051；数字信号发生器[Abstract]: Logic analyzer is a new-style digital testing instrument. It is used in the test of software and hardware of digital system, such as micro-computer, fault-checked, analyzing-performance.This paper introduces the design of the simple logic analyzer which acquisition of 8 routes signal level is controlled through AT89C51 single chip. The control system through AT89C2051 to realize a digital waveform generator scheduled 8 routes signal.5Kbit/s real-time sample rate of the acquisition circuit is faced to the 8 routes logic signal in the meantime. Threshold voltage of logic signal is set arbitrarily by keyboard, trigger rank, trigger condition and trigger location are set by keyboard.[Key words]: logic analyzer；AT89C51; AT89C2051; digital waveform generators前言信息时代是数字化的时代，数字技术的高速发展，出现了以高性能计算机为核心的数字通信、数字测量的数字系统。

设计者：杨阳、孙佳、张万强辅导教师：姜威D8简易逻辑分析仪山东大学设计者：杨阳、孙佳、张万强辅导教师：姜威摘要本设计针对要求分外围发送接收电路、单片机最小系统、稳压电源来实现。

其中外围信号产生电路由4.096M晶振、4060分频器、74LS160计数器产生精确100Hz时钟信号同步移位寄存器74LS194，使之产生符合题目要求的8路稳定移位信号；信号接收电路由比较器LM339、数字电位器9511WP组成，完成输入信号门限电压在0.25—4V的31级可调，以适应各种输入信号；单片机最小系统由89C52、4×4键盘、128628液晶，7279键盘显示等组成，以实现控制功能；最后输出信号经过权电阻网络形成在示波器可明显分辨的八路信号；供电系统由变压器并带有稳压及稳流保护作用的大功率输出电路提供。

一、方案论证与比较在本设计中，采用模块化设计思想，对整个系统以模块为单位，进行分析、比较和论证。

⑴信号产生部分方案一：该部分可以用单片机来模拟，信号产生和100Hz的要求都可以通过单片机编程来实现。

由于单片机的资源有限，此部分功能若由单片机来完成，将占用单片机有限的资源，给后面单片机的控制部分带来很大的局限性导致系统运行不稳定和调试系统等方面的困难。

方案二：该部分电路可以用构筑数字电路来实现。

选择合适的的晶振进行适当分频，配合以计数器，便可以产生符合要求的频率100HZ，作为移位寄存器的时钟信号。

这样可以将此部分电路与单片机分离开来，给电路的调试带来很大的方便且电路构成简单，工作稳定，便与实现。

综合以上论证，我们决定选用方案二。

⑵信号接收电7路方案一：为实现门限电压在0.25－4V范围内16级变化，可以采用单片机自动控制的方式，经过一级啊A/D与设置的电压相比较从而通过程序对采样信号的高低电平进行判断。

采用该方式自动性较高，但是编程复杂，外围电路也较复杂，不宜实现。

方案二：考虑电阻网络分压关系，通过改变滑动电位器阻值改变输入电压，但是这种方法手动部分太多，不便于操作。

线移 位 ， 普通 的台式 逻 辑分 析仪 相 比造价 低 。但 与 逻辑 分析 仪是 数 字 电路 常用 的分 析 仪器 ， 有 是 系统规模 较 大 ， 具 成本 较 高 ； 主体 由软 件构成 ， 编程 采样 频 率高 、 量 大 、 道 多 、 析 功 能强 等 特 点 ， 量 大 ； 容 通 分 尽管 实 现 实 时 显 示 ， 不适 应 高速 应 用 的场 但
Ｊｎ ｕ ．２ １ ００
简 易 逻 辑 分 析 仪 设 计
黄 铄 ， 忠 义 梅
２００） ３ ０ ９ （ 肥 工 业 大 学 电子 科 学 与 应 用 物 理 学 院 ， 徽 合 肥 合 安
摘
要 ： 计 了简易逻辑 分析仪 ， 设 采用单 片机 ＡＴ ９ ５ ８ Ｃ ２作为主控制器 ， 以外部接 口实现 数据采集存储 回放 ， 辅 通过 普
针 对上 述 两 种 简 易 逻辑 分析 仪 方 案规 模 较大
成 本 偏 高等 缺 点 ， ＡＴ８Ｃ５ 片机 作 为主 控制 以 ９ ２单 当前 简 易逻 辑 分 析 仪 主 要 的两 种 设 计 方 案 为 器 代替 Ｃ Ｌ Ｐ Ｄ或Ｆ ＧＡ， 择 外扩 Ｒ Ｐ 选 ＡＭ ２ ５ 进行 ６２ ６ （ ） 用Ｆ ＧＡ 芯 片和ＶＨＤＬ硬件 描述 语言 设计 的 数据 储存 ， 以 ８ ５Ａ 外部接 口实现数据 采集存 储 １应 Ｐ 辅 ２５ ８位简 易逻辑 分析仪 ［ 。２ Ｃ Ｌ １ （） Ｐ Ｄ结 合单 片机 进行 ］ 设计 开发 ［ 这 两 种方案 都 利用 可编 程逻 辑器 自身 引。
第 ２ 卷 第 ２期 ７
２１ ０ ０年 ６月
阜阳师范学院学报 （ 自然 科 学 版 ）
Ｊ ｕ ｎ ｌ ｆＦ ｙ ｎ ａ ｈ ｒ ｌ ｇ （ ｔ ｒ ｌＳ ｉｎ ｅ ｏ ｒ ａ ｕ ａ ｇ Ｔｅ ｃ ｅｓＣｏｌ ｅ Ｎａ ｕ ａ ｃｅ ｃ ） ｏ ｅ