集成电路低功耗设计

0. 01 ×100 ×106 ×2 ×10- 9 ( 3. 3 - 2 ×0. 65) 3 ≈ 12
1. 2 (mW )
假设输出负载电容为 10 pF,同样经计算可知 :
·10·
P1 = fCVD2D = 100 ×106 ×10 ×10- 12 ×3. 32 ≈ 10. 9 (mW ) 本 例 中 , 短 路 电 流 功 耗 约 为 开 关 电 流 功 耗 的 1 /10。一般而言 ,短路电流约为开关电流的 1 /20。
b) 将容易出现毛刺的支路尽量与其他支路减少 耦合 ,例如 A +B + C + D 中 ,如果 A 经常出现毛刺 ,则 可以将其电路设计成 A + (B + C +D ) 。
c) 尽量减少毛刺多发节点 A 处的线电容和负载 电容 。
d) 删除不必要的寄存器或其他负载 ,以化简不必 要的信号电平变化 。
e) 在某一个逻辑块的输入处增加门控逻辑电路 , 用来切断无用信号的传播 。
目前大多数时序电路中都设计有时钟信号 ,用这 个全局分布式的时钟信号分别确定各存储单元锁存数 据的时刻 ,这些时刻将保证整个电路的状态获得同步 的更新 。这样 ,对全局时钟一致性的要求就非常苛刻 , 否则很容易造成芯片工作不正常 。
流正是大多数 CMOS专用集成电路 80%左右的主要
功耗来源 。因此 ,降低功耗的最有效途径就是降低电
源电压 VDD 、负载电容 C和工作频率 。粗略估计 ,在整 个电路工作的某一个时钟周期内 ,平均约 20%的节点
真正有开关动作 。
目前 ,设法降低负载电容已经成为减少功耗的主
要措施 。
为了能精确地估计具体电路的开关电流类动态功
逼真地模拟实际工作时毛刺对功耗的影响并非易 事 。通常 ,人们采用 SP ICE管级模型和数字事件驱动 的混合仿真进行功耗模拟 。在计算中采用延迟相关或 者延迟无关两种可能算法 ,关键在于估计各节点出现 毛刺的概率和线电容值 。逻辑综合时可以再次根据信 号概率 ,通过优化设计减少毛刺以使功耗降低 。
上述计算中 ,假设各级输入信号具有相同的上升 下降时间 trf ,这一点是可行的 。因为在一个逻辑链中 , 我们总能够设法通过调整晶体管的尺寸 ,以确保各级 的上升下降时间尽量相近 。
4 亚阈值电流和漏电流
亚阈值电流和漏电流都会造成静态功耗 。 记 CMOS 中 N 管 阈 值 为 Vtn , 栅 极 2源 极 电 压 为 VGS。则当 VGS > V tn时 ,晶体管导通 ; 当 VGS < V tn时 ,晶 体管关断 。理想的 CMOS电路在关断时电流为 0,但 实际上这是不可能的 。这时的电流很小 ,约几微安 ,这 就是阈值下的电流 ,通常称为亚阈值电流 。 例如 , 0. 5 μm 工艺下 ,当 VGS = 0 V 时 ,每微米栅 宽的亚阈值电流密度不大于 5 pA /μm ,但不等于 0。 假设一个大芯片中有 1 000 万个晶体管 ,每个晶体管 栅宽为 10μm ,则累计亚阈值电流约为 0. 1 mA ,已经 是一个不小的数值 。 问题的严重性还在于 ,亚阈值电流不随工艺尺寸 变窄而线性下降 。经推导 ,阈值下的电流随栅源电压 下降的斜率关系为 :
3 短路电流
受短路电流危害最严重的是输出级驱动电路和大
电流的时钟缓冲器 。经推导可知 ,对于 CMOS反相器 ,
撬棍电流造成的功耗计算公式为 :
P2
= βf trf 12
(VDD
- 2V tn ) 3
式中 ,假设工作频率为 f, PMOS管和 NMOS管具有相
同的 β值和相同的阈值电压 Vtn ,输入信号具有相同的
脉冲 。有些毛刺影响正常可靠的工作 ,必须调整时延
以消除毛刺 。还有很多毛刺 ,存在的时间可能很短 ,不
一定影响正常的工作 ,但至少影响功耗 。
·9·
·微电子与基础产品 ·
电子工程师
2006年 1月
以加法器 A +B + C + D 的设计为例 ,消除毛刺的 措施主要是 :
a) 合理设计电路的逻辑结构或版图的布局布线 物理结构 ,减少由时延不当造成毛刺的机会 ,例如设计 成并行结构的 (A +B ) + (C +D ) 。
关键词 :集成电路设计 , ASIC芯片 , 低功耗 中图分类号 : TN402
1 低功耗设计概述
低功耗和散热设计正在成为 ASIC (专用集成电 路 )芯片发展中热点问题 ,已经引起广泛关注 。低功 耗研究的领域包括以下 3个方面 。
1) 功耗机理和建模 CMOS数字电路功耗的主要来源如下 : 对寄生负 载电容进行充放电所引起的开关电流动态功耗 ; P管 和 N 管同时导通短路造成的短路电流动态功耗 ;漏电 流和亚阈值电流造成的静态功耗 。 2) 功耗分析计算和仿真 分析计算功耗的方法可以分为统计估算 、概率估 算 、基于仿真的估算 3类 。 3) 低功耗设计与优化技术 通过分析对比 ,希望能从下述不同角度寻找更好 的设计技术 : a) 系统级的算法及逻辑结构改进 ; b) RTL (寄存器传输级 )结构 ,例如自时序异步电 路设计等 ,其功耗就比较低 ; c) 门及晶体管级 ,例如动态 CMOS逻辑可以消除 毛刺 。 目前普遍采用 CMOS工艺的一个主要原因是它的 高集成度和静态低功耗 。为了高密度和低功耗的需 要 ,现在趋向采用低电压供电 。JEDEC的系列标准有 5 V、3. 3 V、2. 5 V、1. 8 V 等 。下面重点阐述 CMOS的 功耗机理 。
注意 ,上述两项正好是相等的 。
而另一半时间 ,负载电容器通过 NMOS管对地将
电容器上的电荷放掉 ,其 NMOS管能量消耗与电容器
上存储的能量 相等 。这 样 , 一个 反相 器 PMOS 管 加
NMOS管的平均动态功率消耗为 :
P1 = fCVD2D
这是一个经典的功耗公式 ,已经确定 ,这种开关电
表 1 0. 5μmCMO S工艺时的经验计算式参数列表
结 型 n扩 /p衬 n扩 /p衬 p扩 /n衬 p扩 /n衬 n扩 /p衬 场 NMOS管 场 PMOS管
二极管型 面型 环型 面型 环型 面型
-
最大漏电流
0. 6 fA ·μm - 2 ·V - 1 2. 0 fA ·μm - 1 ·V - 1 0. 6 fA ·μm - 2 ·V - 1 3. 0 fA ·μm - 1 ·V - 1 1. 0 fA ·μm - 2 ·V - 1
28μm ×3. 3 V ×2. 0 fA ·μm- 1 ·V- 1 ≈ 0. 2 pA 显然 ,它约为上述面型的 2. 5 倍大小量级 。如果 一个 ASIC芯片中有 1 000万个这样的晶体管 ,那么粗 略估计的漏电流量级为 0. 2 pA ×l07 = 2 μA。与上述 亚阈值电流相加 ,就是静态漏电流 IDDQ的正常量级 。
S = 0. 1 2. 3nkT q
当 T = 1 2 5 ℃ , 取 n = 1. 5 , q = 1. 6 ×1 0 - 19 F ·m - 1 , k = 1. 38 ×10 - 23 J ·K- 1时 ,经计算可得 : S = 0. 1倍 /0. 12 V。
其含义是 :每当实际的栅源电压从阈值电压下降 0. 12 V 时 ,亚阈值区域的实际亚阈值电流将减少到原 来的 10%左右 ,但并非到 0;例如 ,某一深亚微米的阈 值电压为 Vt = 0. 36 V ,则当 VGS降低为 0 时 ,亚阈值电 流仍将为 VGS =V t 时的 0. 1%。
第 32卷第 1期 2006年 1月
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电子工 ECTRON IC
程 EN
师 G IN
EER
V oJl.a3n.22N00o.61
集成电路低功耗设计
汪小会
(解放军电子工程学院 , 安徽省合肥市 230037)
【摘 要 】 集成电路的低功耗和散热设计是 ASIC (专用集成电路 )芯片发展中比较突出的问题 。 文中从理论上对由于寄生负载电容进行充放电 、漏电流和亚阈电流造成的集成电路功耗进行了探讨 , 从而找出降低集成电路功耗的多种方法 。
计算这种寄生结型二极管的漏电流 ,还可以用经 验公式 。在 CMOS条件下 ,设采用 0. 5 μm 工艺 (λ = 0. 25μm ) , T = 25 ℃,经验公式中的具体参数如表 1所
第 32卷第 1期
汪小会 :集成电路低功耗设计
·微电子与基础产品 ·
示 。表中也还包括由衬底 、厚氧 (又称场氧 )与其上的 多晶层组成的寄生 MOS晶体管漏电流的计算 。
耗 ,必须采用 EDA (电子设计自动化 )动态逻辑模拟工
具 ,通过计算来确定在典型电路工作过程中多少节点
数有开关动作 。其中主要难点在于 ,如何设计出覆盖
率良好的能客观反映实际工作过程的典型测试矢量 。
毛刺是引起功耗不可忽视的因素 ,它是伴随电路
正常工作的副产品 ,是由于时延配合不当引起电路的
竞争冒险或时延错位 、进而形成的一种非正常的短暂
100 fA ·μm - 1 30 fA ·μm - 1
例如 ,设电压为 3. 3 V , n扩区域中的面型二极管 尺寸为 10μm ×4μm ,其寄生漏电流为 :
40μm2 ×3. 3 V ×0. 6 ×10- 3 pA ·μm - 2 ·V - 1 ≈ 80 ×10- 3 pA
如果漏极区的环型二极管的周长为 28 μm ,则其漏电 流为 :
这一期间转移到电容器上的能量 Q 为 :
∫ ∫ Q
1 / (2f)
=
CV
0
dV dt
dt =
V DD
CV dV
0
=
1 2
CVD2 D
同一期间 PMOS管的能量消耗为 :
∫1 / (2f)
Q= 0
C (VDD - V )