4_verilog_hdl语法解析

第三章 Verilog HDL的基本语法前言Verilog HDL是一种用于数字逻辑电路设计的语言。

用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。

Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。

这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。

Verilog模型可以是实际电路的不同级别的抽象。

这些抽象的级别和它们对应的模型类型共有以下五种：∙系统级(system):用高级语言结构实现设计模块的外部性能的模型。

∙算法级(algorithm):用高级语言结构实现设计算法的模型。

∙RTL级(Register Transfer Level):描述数据在寄存器之间流动和如何处理这些数据的模型。

∙门级(gate-level):描述逻辑门以及逻辑门之间的连接的模型。

∙开关级(switch-level):描述器件中三极管和储存节点以及它们之间连接的模型。

一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。

其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。

利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。

Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。

这种行为描述语言具有以下功能：∙可描述顺序执行或并行执行的程序结构。

∙用延迟表达式或事件表达式来明确地控制过程的启动时间。

∙通过命名的事件来触发其它过程里的激活行为或停止行为。

∙提供了条件、if-else、case、循环程序结构。

∙提供了可带参数且非零延续时间的任务(task)程序结构。

Verilog HDL基本程序结构用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型，也称为模块，是Verilog 的基本描述单位。

模块描述某个设计的功能或结构以及与其他模块通信的外部接口，一般来说一个文件就是一个模块，但并不绝对如此。

模块是并行运行的，通常需要一个高层模块通过调用其他模块的实例来定义一个封闭的系统，包括测试数据和硬件描述。

一个模块的基本架构如下：module module_name (port_list)//声明各种变量、信号reg //寄存器wire//线网parameter//参数input//输入信号output/输出信号inout//输入输出信号function//函数task//任务……//程序代码initial assignmentalways assignmentmodule assignmentgate assignmentUDP assignmentcontinous assignmentendmodule说明部分用于定义不同的项，例如模块描述中使用的寄存器和参数。

语句用于定义设计的功能和结构。

说明部分可以分散于模块的任何地方，但是变量、寄存器、线网和参数等的说明必须在使用前出现。

一般的模块结构如下：module <模块名> (<端口列表>)<定义><模块条目>endmodule其中，<定义>用来指定数据对象为寄存器型、存储器型、线型以及过程块。

<模块条目>可以是initial结构、always结构、连续赋值或模块实例。

下面给出一个简单的Verilog模块，实现了一个二选一选择器。

例2-1 二选一选择器（见图2-1）的Verilog实现图2-1 例2-1所示的二选一电路module muxtwo(out, a, b, s1);input a, b, s1;output out;reg out;always @ (s1 or a or b)if (!s1) out = a;else out = b;endmodule模块的名字是muxtwo，模块有４个端口：三个输入端口a、b和s1，一个输出端口out。

了解VerilogHDL语法规则吗，看完这篇就知道了本节介绍Verilog HDL语法规则，包括文字规则、数据对象及运算符的使用等。

Verilog HDL文字规则1.关键词与标识符关键词是Verilog HDL中预先定义的单词，它们在程序中有特别的使用目的。

已经被用作关键词的单词不可以在程序中另作他用，见表3-1。

不同版本的Verilog HDL硬件描述语言中定义的关键词数目略有变化，Verilog 1995的关键词有97个，Verilog 2001共102个。

标识符是用户编程时给对象定义的名称，对象包括：常量、变量、模块、寄存器、端口、连线、示例和beginend块等元素。

定义标识符时应遵循如下规则：只能由26个大小写英文字母、数字和下划线组成。

标识符的第一个字符必须是英文字母或下划线。

字符中的英文字母区分大小写。

【例3-7】判断下面标识符是否合法。

2.注释与C语言一样，硬件描述语言中的注释也不会被编译。

在Verilog HDL中有两种形式的注释方式：采用/* */，多用于多行注释。

采用//，用于单行注释。

【例3-8】注释举例。

在实际使用中，很多公司的编程规范明确表明，注释行中不提倡采用第一种/**/的注释方式，不允许使用中文注释。

3.常数的表示在Verilog HDL中，常数用来表示在程序中不随意变化的量，常数分为整数、实数及字符串三大类型。

(1)整数型常数是数字电路中最常用到的类型，在Verilog HDL中有两种表示方法：简单的十进制格式，例如-50、6等。

基数格式，其表达方式一般如下：〈位宽〉是十进制数值表示的常数化成二进制时对应的宽度，〈进制符号〉用进制符号b或B(二进制)、o或O(八进制)、d或D(十进制)、h或H(十六进制)表示常数的进制格式，即二进制、八进制、十进制、十六进制这4种进制表示。

数字的位宽可以默认，如果没有定义长度，数的长度由具体机器系统决定(至少是32位)。

【例3-9】常数表示方法举例。

VerilogHDL语法基础⼀个复杂电路的完整Verilog HDL模型是由若个Verilog HDL 模块构成的，每⼀个模块⼜可以由若⼲个⼦模块构成。

利⽤Verilog HDL语⾔结构所提供的这种功能就可以构造⼀个模块间的清晰层次结构来描述极其复杂的⼤型设计。

每个模块的内容都是嵌在module和endmodule两个语句之间，每个模块实现特定的功能，模块是可以进⾏层次嵌套的。

每个模块⾸先要进⾏端⼝定义．并说明输⼊(input)和输出(output)，然后对模块的功能进⾏逻辑描述。

Verilog HDL程序的书写格式⾃由，⼀⾏可以写⼏个语句，⼀个语句也可以分多⾏写。

除了endmodule语句外，每个语句的最后必须有分号。

⼀个模块是由两部分组成的，⼀部分描述接⼝；另⼀部分描述逻辑功能，即定义输⼊是如何影响输出的。

模块(block)的组成Verilog HDL结构完全嵌在module和endmodule声明语句之间，每个Verilog程序包括4个主要部分：端⼝定义，I／O说明，信号类型声明和功能描述。

module<模块名>(<端⼝列表>)；端⼝说明(input,output,inout)参数定义(可选)数据类型定义连续赋值语句(assign)过程块(initial 和 always)⾏为描述语句低层模块实例任务和函数延时说明块endmodule模块声明模块声明包括模块名和端⼝列表。

其格式如下：module 模块名（端⼝１，端⼝２，端⼝３，…）；模块结束的标志为关键字：endmodule。

端⼝定义input(输⼊端⼝),output(输出端⼝)和inout(双向端⼝)。

格式如下：input 端⼝名1，端⼝名2，………,端⼝名N; //输⼊端⼝output 端⼝名1，端⼝名2，………,端⼝名N; //输出端⼝inout 端⼝名1，端⼝名2，………,端⼝名N; //输⼊输出端⼝也可以写在端⼝声明语句⾥,其格式如下(为了代码的可读性，⼀般不这么写)：module module_name(input port1,input port2,…output port1,output port2… );信号类型说明信号可以分为端⼝信号和内部信号；1. 所有信号都必须进⾏数据类型的定义，如寄存器类型（reg等）,连线类型（wire等）；2. 如果信号没有定义数据类型，则综合器将其默认为wire型；3. 端⼝的位宽最好定义在端⼝定义中,不要放在数据类型定义中；4. 不能将input和inout类型声明为reg型；模块的端⼝表⽰的是模块的输⼊和输出⼝名，也就是说，它与别的模块联系端⼝的标识。

Verilog 讲义（二）1）续Verilog 基础2）Verilog 形为描述3.4 运算符九类运算符分类包含运算符算术运算符+ - * / %位运算符~ & | ^ ^~or~^缩位运算符& ~& | ~| ^ ^~or~^逻辑运算符! && ||关系运算符> < <= >=相等与全等运算符== != === !==逻辑移位运算符 <<>> 连接运算符 {}: 条件运算符 ?根据操作数的不同，又可分为三类：1）单目运算符只有一个操作数，且运算符位于操作数的左边如：~clk &a ~& 缩位运算符wire [7:0] aparity=^a (奇校验)2）双目运算符a+b a%b {a,b,c}3）三目运算符out=(sel)?a:b;运算符的优先级参：P443.4.1 算术运算符1）减法亦可用作单目运算符，取补运算2）除法运算符：整型类数据小数部分被截去： integer a=7/2=33）% 取余运算 7%2=13.4.2 位运算符1）~a 按位取反2）a&b 按位相与若a,b 位数不同，短的高位补0，（x者补x）3）^ ^~ 双目3.4.3 缩位运算符单目运算符，按位进行逻辑运算，结果产生一位的逻辑值。

A=4’b1001&a ~&a |a ~|a ^a ~^a0 1 1 0 1 0 3.4.3 逻辑运算符a&&b结果为一位的逻辑值若操作数为多位，只要有一位为1，整个操作数看作逻辑1；若有不定态，结果亦为不定态。

3.4.5关系运算符结果为一位的逻辑值。

3.4.6 相等与全等运算符结果为一位逻辑值相等：比较每一位，所有相等，关系满足，若有不定态或高阻态，不定态结果。

全等：与相等比较过程相同，亦将不定态及高阻态作为逻辑状态比较。

3.4.7 逻辑移位运算符<< >> 以0补位。

硬件描述语言和数字系统设计第3章 VerilogVerilogVerilog 基本语法主讲教师：郑朝霞华中科技大学电子系郑朝霞华中科技大学电子系郑朝霞23.1 3.1 Verilog Verilog Verilog HDLHDL 基本模块说明3.2 3.2 Verilog Verilog Verilog HDLHDL 中的词汇约定3.3 3.3 Verilog Verilog Verilog HDLHDL 数据类型3.4 3.4 Verilog Verilog Verilog HDLHDL 运算符主要内容主要内容::华中科技大学电子系郑朝霞33.1 Verilog Verilog HDLHDL 基本模块说明�module 能够表示：�物理块，如IC 或ASIC 单元�逻辑块，如一个CPU 设计的ALU 部分�整个系统�每一个模块的描述从关键词module 开始，有一个名称（如SN74LS74，DFF ，ALU 等等），由关键词endmodule 结束。

module 是层次化设计的基本构件逻辑描述放在module 内部Verilog 模块(module)结构基本要素Verilog知识点：3.1.1 端口信息输入//输出说明3.1.23.1.2 输入3.1.3 逻辑功能描述华中科技大学电子系郑朝霞43.1.1端口信息2，端口等价于硬件的引脚(pin)1，端口在模块名字后的括号中列出3，端口可以说明为input,output及inout �模块通过端口与外部通信华中科技大学电子系郑朝霞5华中科技大学电子系郑朝霞6Verilog 模块的结构由在module 和endmodule 关键词之间的四个主要部分组成：- 1- 1.. 端口信息： module combination(a, b, c, d ); - 2- 2- 2. . 输入/输出说明 ： input a, b, c ;input a, b, c ; output d ;output d ; -//-//-//输入/输出端口信号类型声明，缺省为wire 型 ： - 3- 3- 3. . 内部信号： wire x; wire x; - 4- 4- 4. . 功能定义： assign d = a | x ; assign d = a | x ; assign x = ( b & ~c ); endmodule3.1.2 端口说明华中科技大学电子系郑朝霞73.1.3 逻辑功能描述module mux2to1 (out, a, b, mux2to1 (out, a, b, sel sel sel);); input a, b, input a, b, sel sel sel;; output out;wire out;assign out=( assign out=(sel)?b:a sel)?b:a sel)?b:a;;endmodule两路选择器的RTL 级描述1：华中科技大学电子系郑朝霞8两路选择器的RTL 级描述2：module mux2to1 (out, a, b, mux2to1 (out, a, b, sel sel sel);); input a, b, input a, b, sel sel sel;; output out;reg reg reg out;out;always @( always @( sel sel sel or a or b)or a or b) if (! if (! sel sel sel) out = a;) out = a; else out = b;endmodule实例化(module instances):�1. 端口信息�2. 输入/输出说明�3. 逻辑功能描述（实例化实现功能描述）华中科技大学电子系郑朝霞9华中科技大学电子系郑朝霞10module mux2to1 (out, a, b, mux2to1 (out, a, b, sl sl sl);); input a, b, input a, b, sl sl sl;; output out;not u1 ( u1 (nsl nsl nsl, , , sl sl sl );); and u2 ( u2 (sela sela sela, a, , a, , a, nsl nsl nsl);); and u3 ( u3 (selb selb selb, b, , b, , b, sl sl sl);); or u4 (out, u4 (out, sela sela sela, , , selb selb selb););endmodule两路选择器的门级描述-实例化：华中科技大学电子系郑朝霞11�请在下面的空格中填入适当的符号使其成为右图的Verilog 模块 ： module block1(a, b, module block1(a, b, ——, , ——, , —— ); input input ——, , ——, , ——; —————— d, d, d, —— ; assign d = a | ( b & ~c) ; assign e = ( b & ~c ); _______练习:编写Verilog Verilog HDLHDL 模块a b cd e华中科技大学电子系郑朝霞12module moduleblock1(a, b, c , d , e ); input input a , b , c ;o utput d, e ; assign d = a | ( b & ~c) ;assign d = a | ( b & ~c) ; assign e = ( b & ~c );assign e = ( b & ~c ); ee ndmodule 练习答案:编写Verilog Verilog HDL HDL 模块a b cde华中科技大学电子系郑朝霞133.2 3.2 Verilog Verilog Verilog HDLHDL 中的词汇约定知识点：�3.2.1 术语及定义�3.2.2 空白符和注释�3.2.3 3.2.3 VerilogVerilog 采用的四值逻辑系统�3.2.4 整数常量和实数常量�3.2.5 字符串�3.2.6 标识符�3.2.7 系统任务及函数�3.2.8 编译指导 �3.2.9 文本包含�3.2.10 文本替换3.2.1 术语及定义1.空白符：空格、tabs及换行2.标志符(Identifier):Verilog中对象(如模块或信号)的名字3.LSB：最低有效位(Lease significant bit)4.MSB：最高有效位(Most significant bit)华中科技大学电子系郑朝霞14华中科技大学电子系郑朝霞153.2.2 空白符和注释module MUX2_1 (out, a, b, module MUX2_1 (out, a, b, sel sel sel);); // Port declarationsoutput out;input input sel sel sel; // control input; // control input input b, a; / input b, a; /** data inputs data inputs **/ wire wire sel sel sel_, a1, b1;_, a1, b1; / /**The The netlist netlist netlist logic selects input logic selects input logic selects input ””a ” when sel sel sel = 0 and it selects = 0 and it selects = 0 and it selects ””b ” when when sel sel sel = 1. = 1. = 1. **/ not not1 ( not1 (sel sel sel_, _, _, sel sel sel);); and and1 (a1, a, and1 (a1, a, sel sel sel_)_)； and and2 (b1, b, and2 (b1, b, sel sel sel); ); or or1 (out, a1, b1);endmodule格式自由使用空白符提高可读性及代码组织。