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基于FPGA的双CPU容错控制器设计
李登静;范守文
【期刊名称】《计算机工程》
【年(卷),期】2010(036)002
【摘要】基于冗余容错思想,设计基于现场可编程门阵列的双CPU容错控制器.该容错控制器在故障情况下可通过回溯重载进行故障判定和系统性能恢复,控制器控制律在传感器失效时能进行自我重构.仿真结果表明,该容错控制器通过冗余CPU 的切换和控制律的重构实现了系统故障情况下的容错纠错功能.
【总页数】3页(P238-240)
【作者】李登静;范守文
【作者单位】电子科技大学机械电子工程学院,成都,610054;电子科技大学机械电子工程学院,成都,610054
【正文语种】中文
【中图分类】TP302.8
【相关文献】
1.基于双CPU的路灯集中控制器设计 [J], 王翥;孙嘉宁
2.基于FPGA的双CPU雷达监控平台的设计 [J], 彭小雨
3.基于微程序控制器的双CPU系统的设计 [J], 章鸣嬛;叶有祥
4.双机容错系统中基于FPGA容错控制器的设计 [J], 魏志明;李文新;马动涛;王彬
5.基于双CPU+PSD的电外科控制器的设计与研究 [J], 包晔峰;张强;蒋永锋;赵虎成;陈俊生
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一种微处理器二级Cache的优化设计
王思瑶;樊晓桠;肖楠
【期刊名称】《科学技术与工程》
【年(卷),期】2008(8)9
【摘要】现代微处理器设计中,多级Cache是弥补CPu和存储器之间速度差异的有效途径之一,其中二级Cache对于提高存储系统的性能有着重要的作用.提出了一种支持多处理器系统的32位RISC处理器"龙腾"R2的二级Cache单元的设计方案,讨论了如何用MEI协议保证存储一致性,以及二级Cache控制器的设计和优化方法.仿真和综合结果证明,该设计满足处理器的要求.
【总页数】5页(P2356-2359,2364)
【作者】王思瑶;樊晓桠;肖楠
【作者单位】西北工业大学,航空微电子中心,西安,710072;西北工业大学,航空微电子中心,西安,710072;西北工业大学,航空微电子中心,西安,710072
【正文语种】中文
【中图分类】TP303;
【相关文献】
1.一种嵌入式微处理器cache存储体系结构设计 [J], 鲍东星;李晓明
2.一种低开销的异构可变相联度二级Cache结构 [J], 晏沛湘;杨先炬;张民选
3.一种步长自适应二级cache预取机制 [J], 靳强;郭阳;鲁建壮
4.一种多线程阵列众核处理器的二级Cache划分机制 [J], 陈逸飞;朱蕾;李宏亮
5.一种基于流水线的指令CACHE优化设计 [J], 田芳芳;樊晓桠;靖朝鹏;靳战鹏
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第 22卷第 6期2023年 6月Vol.22 No.6Jun.2023软件导刊Software Guide国产化背景下的计算机组成原理教学改革王海瑞1，潘晟旻2，李亚1，吴蕾1，孟顺建1（1.昆明理工大学信息工程与自动化学院；2.昆明理工大学计算中心，云南昆明 650500）摘要：随着信息技术的发展，核心技术的重要性愈发凸显。
为帮助高校更好地培养自主可控人才和推进国产化替代进程，在培养学生专业知识技能的同时，加强思政建设，强化爱国意识，对计算机组成原理课程与国产化内容的融合进行了探索与实践。
分析目前高校在计算机组成原理教学上存在的不足，提出在教学内容、教学模式、教学方法及实验等方面改进的具体方案，有助于国产化背景下相关课程教学改革。
实践表明，该教学改革方案能够帮助学生建立整机概念，培养从理论到实践完成计算机系统的信心，提高工程设计和自主创新能力。
关键词：计算机组成原理；国产化替代；教学改革；思政教育DOI：10.11907/rjdk.221808开放科学（资源服务）标识码（OSID）：中图分类号：G642 文献标识码：A文章编号：1672-7800（2023）006-0070-05Teaching Reform of Computer Composition Principles Under theBackground of LocalizationWANG Hai-rui1， PAN Sheng-min2， LI Ya1， WU Lei1， MENG Shun-jian1（1.School of Information Engineering and Automation ， Kunming University of Science and Technology；puting Center， Kunming University of Science and Technology ，Kunming 650500，China）Abstract：At present， with the development of information technology， the importance of core technology is increasingly prominent. In order to help colleges and universities better cultivate independent and controllable talents and promote the process of localization substitution，while training students′ professional knowledge and skills， strengthen ideological and political construction， strengthen patriotic conscious‐ness， the integration of computer composition principle course and localization content was explored and practiced. Through the analysis of the deficiencies in the teaching of computer composition principle in colleges and universities， this paper puts forward specific plans for the im‐provement of teaching contents， teaching modes， teaching methods and experiments， which are helpful to the teaching reform of related cours‐es under the background of localization. The practice shows that the proposed teaching reform scheme can help students establish the concept of the whole machine， cultivate students′ confidence in completing the computer system from theory to practice， and improve students′ ability of engineering design and independent innovation.Key Words：principles of computer composition； localization substitution； teaching reform； ideological and political education0 引言计算机组成原理是计算机专业的学科基础课，它是计算机操作系统、计算机系统结构等课程的先导课程，同时也是数字逻辑的后续课程，与多门计算机课程有着紧密联系，有助于培养学生解决复杂工程问题的能力。
5G Rank问题分析和优化探索5G Rank问题分析和优化探索目录一、背景1.1 影响Rank的因素1.1.1 影响UE上报RI的因素1.1.2 基站选择调度Rank的基本方法二、问题分析2.1 UE上报的RI差2.1.1 排查UE上报RI差的原因2.1.2 优化UE上报RI的方法2.1.3 优化基站选择调度Rank的方法随着5G网络的不断发展，Rank问题的优化也变得越来越重要。
在影响Rank的因素中，UE上报RI和基站选择调度Rank是两个重要的因素。
因此，本文将从这两个方面进行详细的问题分析和优化探索。
在影响UE上报RI的因素中，信道状态、信道质量、信道变化等都会对UE上报RI产生影响。
而在基站选择调度Rank的基本方法中，主要包括基站的覆盖范围、基站的负载情况以及UE的移动情况等。
针对UE上报的RI差问题，需要首先排查UE上报RI差的原因，然后再采取相应的优化方法。
例如，可以通过增加UE上报RI的频率来提高RI的准确性。
同时，还可以优化基站选择调度Rank的方法，例如采用更加合理的调度算法，以提高网络的整体性能。
综上所述，优化5G Rank问题是一个不断探索和改进的过程，需要我们不断地研究和实践，以提高网络的性能和用户的体验。
强邻区不切换导致UE上报的RI低在无线通信系统中，强邻区不切换可能导致用户设备（UE）上报的接收信号质量指标（RI）低。
这是因为当UE 处于强邻区覆盖范围内时，它可能会收到来自邻区的信号，这会影响RI的报告。
因此，需要对强邻区进行切换来避免这种情况的发生。
下行干扰导致UE上报的RI低下行干扰也可能导致UE上报的RI低。
这是因为下行干扰会影响UE的接收信号质量，从而导致RI的报告不准确。
为了解决这个问题，需要采取措施减少下行干扰的影响。
RF覆盖差导致UE上报的RI低RF覆盖差也是导致UE上报的RI低的原因之一。
如果某个区域的RF覆盖不足，UE可能无法接收到足够的信号，从而导致RI低报。
敬请登录网站在线投稿(t o u g a o.m e s n e t.c o m.c n)2021年第7期93C a d e n c e系统动力双剑 I C设计者的利器!本刊记者薛士然工欲善其事,必先利其器!这个真理适用于任何行业,尤其在当今各种技术快速迭代的时代,对工具的需求更加迫切㊂在电子行业,一个好用的E D A工具能让电子工程师事半功倍㊂近日,E D A厂商C a d e n c e发布了其重磅产品:P a l l a-d i u m Z2E n t e r p r i s e E m u l a t i o n企业级硬件仿真加速系统和P r o t i u m X2E n t e r p r i s e P r o t o t y p i n g企业级原型验证系统㊂C a d e n c e亚太区系统解决方案资深总监张永专介绍,此次发布的新产品翻译成中文是 系统动力双剑 ,双系统无缝集成统一的编译器和外设接口㊂系统动力双剑,助力流片一次成功E D A是一个工具产品,对性能的要求是最重要的指标㊂张永专介绍,此次发布的产品是原有P a l l a d i u m Z1和P r o t i u m X1的新一代升级,相比于上一代产品,全新的P a l l a d i u m Z2和P r o t i u m X2系统动力双剑组合将容量提高了2倍,性能提高了1.5倍,可以为当前数十亿门规模的片上系统设计提供最佳的硅前硬件纠错效率和最高的软件调试吞吐率㊂张永专介绍,在与客户沟通过程中发现,尽管现在I C 设计公司的设计越来越复杂,但是对产品上市时间和成本要求依然非常严苛,这就对E D A工具提出了更高的要求㊂在不断研究客户需求的基础上,新推出的P a l l a d i u m Z2和P r o t i u m X2可以在芯片流片之前做好全部验证,以提高流片一次成功的可能性,为产品量产上市赢得时间㊂系统动力双剑,让48~72小时的工作缩减到4小时硬件仿真速度的提升和D e b u g的准确率看似是一个矛盾体,P a l l a d i u m Z2和P r o t i u m X2是如何解决这个问题的呢?张永专介绍,P a l l a d i u m Z2硬件仿真加速平台基于全新的自定制硬件仿真处理器,处理器基于简单指令集,会把设计转化成指令集,每个信号㊁每个节点都可以看到,所以D e b u g准确率可以达到100%,因此,P a l l a d i u m Z2在提升处理速度的同时并不会牺牲D e b u g准确率㊂提到P a l l a d i u m Z2硬件仿真加速平台中使用的全新自定制仿真处理器时,张永专介绍,与上一代产品相比,除了处理器的制程更新之外,还采用了特殊的设计以实现硬件仿真加速,与其他商业处理器完全不同,这也是C a-d e n c e产品与友商产品的差异化之处㊂在介绍产品过程中,播放了一段视频,英伟达公司讲述使用P a l l a d i u m Z2和P r o t i u m X2的体验㊂面对高端图形和超大规模设计的每一次升级都意味着复杂性的增加,并且上市时间要求也很严苛,在这样的背景下,英伟达采用了P a l l a d i u m Z2和P r o t i u m X2系统的通用前端流程,可以优化功能验证㊁功能确认和硅前软件初启的工作负载分布,可以按时完成对最复杂G P U和S o C设计的全面验证,原来需要48~72小时的工作,一下子可以缩减到4个小时,大大提高了工作效率㊂系统动力双剑,服务所有客户P a l l a d i u m Z2和P r o t i u m X2系统动力双剑并不是大客户的专享产品㊂张永专介绍,中小客户对开发工具的更新换代没有那么频繁,他们会期望长期使用某一种开发工具,但是随着技术升级,开发工具也是有更替周期的,一般在5年左右,所以C a d e n c e在上一代产品推出5年之后又推出了新一代的产品,以满足所有客户的实际需求㊂众多的I C设计公司中,中小公司在投入方面比较谨慎,尤其是创业公司,没有能力承担高成本的E D A工具㊂为了让中小客户既享受到最新开发工具带来的效率提升,又不会大幅增加成本投入,C a d e n c e可以采用云或者租赁形式提供服务㊂芯片设计行业是一个典型的季节性行业,比如一年生产㊁设计一款或是若干款芯片,但只有在芯片设计过程中的某些月份,可能会疯狂增加对算力的要求,但这个阶段过后,基本上就没有任何算力需求了㊂这样的波动应用非常适合租赁形式,既减轻了企业负担,又节约了社会资源,一举两得!毫无疑问,C a d e n c e的租赁方式解决了中小公司的应用痛点㊂C a d e n c e验证全流程包括P a l l a d i u m Z2硬件仿真加速系统㊁P r o t i u m X2原型验证系统㊁X c e l i u m L o g i c S i m u l a-t i o n逻辑仿真器㊁J a s p e r G o l d F o r m a l V e r i f i c a t i o n P l a t f o r m 形式化验证平台以及C a d e n c e智能验证应用套件,可以提供经济高效的验证吞吐率㊂P a l l a d i u m Z2和P r o t i u m X2系统目前已经在一些客户中成功部署,第二季度向业内广泛推广㊂从此,I C设计工程师只需要专注于自己的设计,剩下的验证仿真环节放心地交给C a d e n c e的系统动力双剑即可!。
PageRank算法的二级加速优化方案
刘健雄;王晓程;毛俐旻
【期刊名称】《计算机工程与设计》
【年(卷),期】2018(039)008
【摘要】为有效提高搜索引擎中网页排序的效率,针对当今PageRank算法优化方案的加速效果仍无法满足高速增长的网络规模所带来的数据处理需求现状,提出一种二级加速优化方法.对网络图邻近矩阵实行预处理,将其原点平移转化为等效矩阵,实现对幂法收敛速度的一级加速;提出一种改进的Aitken加速算法,应用到等效矩阵的幂法计算中,实现二级加速.实例仿真计算结果表明,改进的Aitken算法将原算法加速效率提升约25％,二级加速后的PageRank算法将原算法的求解效率提升约60％,优于类似优化方案加速效果.
【总页数】5页(P2527-2531)
【作者】刘健雄;王晓程;毛俐旻
【作者单位】中国航天科工集团二院研究生院,北京100854;中国航天科工集团二院706所,北京100854;中国航天科工集团二院706所,北京100854;中国航天科工集团二院706所,北京100854
【正文语种】中文
【中图分类】TP391
【相关文献】
1.浅析山区二级公路改造中平交道口的设计与优化方案 [J], 唐健鸿
2.关于光缆网二级光交接箱优化方案研究 [J], 邵大生
3.基于LS-SVM和GA-BP神经网络拟合的加速寿命仿真试验优化方案设计 [J], 潘刚;梁玉英;贾占强;张国龙
4.Orange推出全新网络加速服务优化方案 [J], 舒文琼
5.重型叉车二级全自由门架结构改进和视野优化方案 [J], 夏丹;杨雪松
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IIR数字滤波器优化设计及FPGA仿真验证的开题报告本篇开题报告旨在介绍IIR数字滤波器优化设计及FPGA仿真验证的研究内容。
一、研究背景数字滤波器是数字信号处理中的重要部分，其能够对信号进行预处理、降噪、滤波等操作。
常见的数字滤波器有FIR滤波器和IIR滤波器。
FIR滤波器通常被用于有限长的信号分析，其特点是相应的系统函数是线性相位的。
相反，IIR滤波器的系统函数则不是线性相位的，因此在信号处理中较为常见。
FPGA作为数字信号处理器较为常见的硬件之一，其具有较高的信号处理速度和较低的功耗等优势，因此得到了广泛的应用。
在目前的研究中，基于FPGA的数字滤波器得到了很好的发展，越来越多的基于FPGA的数字滤波器被应用于各个领域，如音频处理、通信等。
二、研究内容本研究旨在通过对IIR数字滤波器的优化设计，以及基于FPGA的仿真验证来提高数字滤波器的效率和精度。
具体研究内容包括：1.对IIR数字滤波器的结构进行研究。
通过分析IIR数字滤波器的结构，探究滤波器的性能瓶颈和优化方案。
2.对IIR数字滤波器的算法进行研究。
通过分析IIR数字滤波器的算法，探究如何在保证精度的前提下提高滤波器运算速度。
3.对FPGA芯片的选择及设计进行研究。
通过选取合适的FPGA芯片，并对其硬件电路进行优化设计，提高数字滤波器的效率和精度。
4.对离散信号的产生及处理进行研究。
在FPGA芯片中生成离散信号，并将其传入滤波器进行处理，评估系统的性能。
三、研究意义1.提高数字滤波器的效率和精度，实现更好的信号预处理、降噪和滤波等功能。
2.应用基于FPGA的数字滤波器，实现更快的信号处理速度和更低的功耗。
3.为数字信号处理技术在音频处理、通信等领域的应用提供了新的研究和实践方向。
四、研究方法1.文献综述，对IIR数字滤波器的结构、算法进行调研。
2.基于Verilog HDL语言，对数字滤波器的硬件电路进行设计和仿真。
3.选取合适的FPGA芯片，并对其硬件电路进行优化设计，实现数字滤波器的高效处理。
基于微程序控制器的双CPU系统的设计章鸣嬛;叶有祥【期刊名称】《微型电脑应用》【年(卷),期】2012(28)5【摘要】This paper is firstly to achieve a 32-bit micro-processorlogic,namely the experimental CPU,which makes use of design technology of micro-program controller,and to complete the design of the instruction set. Then the experimental CPU is downloaded to a experimental platform,and to constitute a reconfigurable micro-processor unit combining with FPGA,a programmable resources in that experimental platform. Therefore,the experimental CPU and ARM CPU within the experimental platform constitute a dual-CPU monitoring system. After these,studies have been carried out on the mode of operation and architectures of this dual-CPU monitoring system by designing 4 main working states and analyzing the mode of operation of each state and the switching relation between states. The outcomes of studies show that this system is simple and flexible,reliable and practicable,high efficiency and utility values.%介绍了一个基于微程序控制器的双CPU系统的设计,首先实现了一个32位微处理器逻辑(即“实验CPU”),该微处理器逻辑采用微程序控制器的设计技术,并完成其指令集的设计;而后将“实验CPU”逻辑下载至实验平台,利用实验平台内的可编程资源FPGA构成可重构微处理器;进而将“实验CPU”与实验平台内原有的“ARM CPU”构成双CPU监控系统.对该双CPU监控系统的工作方式和体系结构进行了研究,设计了4个主要的工作状态,分析各状态的工作模式,以及状态之间的转换关系.研究结果显示,该系统简单灵活,可靠实用,有较高工作效率和实用价值.【总页数】4页(P26-28,31)【作者】章鸣嬛;叶有祥【作者单位】上海杉达学院信息学院,上海,201209;中国计量学院光电学院,杭州,310018【正文语种】中文【中图分类】TP332.3【相关文献】1.基于FPGA的示波器显示系统微程序控制器 [J], 戚瑞民2.基于VC++的微程序控制器虚拟实验设计 [J], 郝尚富;王志辉;张志强3.基于微程序控制器的在线指令系统的设计 [J], 高建荣4.基于软件模拟技术的微程序控制器的设计与实现 [J], 魏乐;黄健;叶剑新5.基于微程序技术的存储控制器的研究和设计 [J], 徐允文;蔡敏因版权原因，仅展示原文概要，查看原文内容请购买。
(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 201810741527.8(22)申请日 2018.07.06(71)申请人 昆明理工大学地址 650093 云南省昆明市五华区学府路253号(72)发明人 钱斌 张洪琳 胡蓉 (51)Int.Cl.G05B 19/418(2006.01)(54)发明名称一种DRAM内存封装过程的优化调度方法(57)摘要本发明涉及一种DRAM内存封装过程的优化调度方法，属于半导体加工生产过程智能优化调度技术领域。
本发明首先建立基于排序模型的DRAM内存产品封装加工过程调度模型和优化目标；然后设计基于动态规划双目标优化算法的优化调度方法对目标进行优化；最后在不同问题规模下对所提算法进行验证。
本发明可在短时间内获得DRAM内存产品封装加工过程调度问题的近似最优解，达到提高工厂的生产效率、增大经济效益、减少电能消耗的效果，能有效解决DRAM内存产品封装加工过程中由于工序排列不当导致的效率低下和资源、能源浪费问题。
权利要求书1页 说明书4页 附图2页CN 109085803 A 2018.12.25C N 109085803A1.一种DRAM内存封装过程的优化调度方法，其特征在于：首先建立基于排序模型的DRAM内存产品封装加工过程调度模型和优化目标；然后设计基于动态规划双目标优化算法的优化调度方法对目标进行优化；最后在不同问题规模下对所提算法进行验证；调度模型建立的依据是待封装DRAM内存产品的数量、加工时间以及加工过程的电能消耗，第一优化目标为总流程时间(Total Flow Time,TFT)第二优化目标为加工过程总电能消耗(Total Electric Energy Consumption ,TEEC)：f 2＝TEEC:F j ＝c j -1+p j ,j∈{1,...,n|n∈N *}TEEC＝C p +C t +CiC i ＝(p i +p o )gv c ,i式中，待封装DRAM内存产品数为n，F j 表示工件j的加工流程时间，TEEC表示从第零时刻开始至所有工件加工完毕所消耗的总电能；c j 表示第j个工件加工完成的时间，工件j的加工时间为p j ，同时其流程时间为上一个工件的加工完成时间c j 与该工件加工时间p j 之和；机器有开关机功率v c ，加工功率v a 和待机功率v b 三种功率；C p ，C t ，C i 分别表示加工、待机和开关机三个过程的电能消耗；O j 表示工件j在机器上的加工操作，且加工一旦开始将不可中断；为避免机器由于持续加工时间过长和偶发机器故障造成的生产效率低下和经济损失，设置机器每隔200min强制待机进行检修，检修期间不允许任何工件加工；以上所有变量组成工件j加工过程的状态向量s j ＝{l ,p j ,F j ,e j ,TEEC j }，其中l表示在工件j之前已加工完毕的工件数量，p j 表示工件j的加工时间，F j 表示工件j的加工流程时间，e j 表示工件j加工消耗的电能，TEEC j 表示从第零时刻开始至工件j加工完毕所消耗的总电能；所述基于动态规划双目标优化算法的优化调度方法具体描述为：Step1、状态初始化：按照最短加工时间原则，选择加工时间最大的工件第一个加工，此时产生初始状态：s 1＝{0,p 1,p i +p 1,p 1gv a ,p i gv c +p 1gv a }；Step2、状态迭代：由状态s 1至下一个状态s 2的过程中，可能存在以下两种情况，第一种情况，工件2在工件1加工完毕后立即加工，此时s 2＝{1,p 2,p i +p 1+p 2,p 2gv a ,p i gv c +(p 1+p 2)gv a }；第二种情况，在工件1加工完毕后恰好存在一个检修区间，此时工件2需要等待检修结束方能进行加工，此时s 2＝{1,p 2,p i +p 1+T+p 2,p 2gv a ,p i gv c +p 1gv a +Tgv b +p 2gv a }；Step3、保优操作：由于每次迭代可能会产生两种状态，将导致计算量的爆炸级增长，为降低计算复杂度，需要在所产生的两种状态中保留函数值较小的较优状态；Step4、获得最优解：按照Step1至Step3的步骤不断迭代，每一代均保留最优状态，迭代n -1次后，得到n个最优状态，这n个最优状态对应的加工工序即为最优调度方案。
双CPU公用RAM实用技术
李兰英;李霄燕
【期刊名称】《智能计算机与应用》
【年(卷),期】1996(000)005
【摘要】以８０９８单片机为例，给出双ＣＰＵ公用ＲＡＭ系统硬件实用电路，并提出一种新的访问协议，从根本上解决了访问冲突问题。
【总页数】2页(P22-23)
【作者】李兰英;李霄燕
【作者单位】哈尔滨理工大学;哈尔滨工业大学
【正文语种】中文
【中图分类】TP368.1
【相关文献】
1.双口RAM在双CPU交流电量同步采集系统中的应用 [J], 王宁;梁志瑞;赵飞
2.3G视频手机双CPU间双端口RAM的设计与实现 [J], 江磊;朱发楠
3.基于双口RAM的双CPU控制系统设计 [J], 石俊杰;陈军华
4.基于双口RAM技术的双CPU系统间数据通信 [J], 彭峋
5.基于双口RAM双CPU的高速旋转LED的显示系统 [J], 刘念;张弛
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基于国产处理器的双Rank内存设计与仿真优化摘要：随着国产处理器的功能和性能的提升，越来越多的行业设备采用搭载国产处理器的计算机主板。
在恶劣环境应用场景下，主板内存设计采用更可靠的板载颗粒的方案，而国产单片内存颗粒的最大容量有限，采用双Rank内存设计增大访问内存的容量。
在这种情况下，尺寸较小的主板的器件布局和PCB布线都提出了更高的要求，高密度布线对DDR信号干扰更加明显。
本文提出了一种基于国产处理器的板载双Rank内存设计与仿真优化的方法，通过对影响内存信号质量的关键因素的分析，实现对信号完整性的仿真分析和优化，从而在实现更大内存容量的同时，节省了PCB设计时间和开发成本，实现更可靠稳定的内存访问控制。
关键词：国产处理器；双Rank，内存设计，仿真优化1概述近年来，中美双边贸易摩擦日益加剧，对我国芯片行业的发展带来巨大影响。
国内涌现出大量半导体设计和制造相关公司，研发的芯片包括中央处理器、桥片、内存、FPGA、DSP和电源芯片等。
采用国产自主处理器和内存设计的主板越来越多，国产处理器的运行速度越来越快，对存储器的数据传输能力要求也越来越高，在有限电路板尺寸下高速电路的互连关系变得越来越复杂，PCB设计也越来越复杂。
为了降低重新制版造成的产品交付进度风险和成本风险，解决板卡复杂信号完整性，设计过程增加了仿真要求，根据仿真结果对设计进行优化。
在设计的不同阶段通过仿真来指导优化设计，PCB设计初期做前仿（pre-simulation），PCB完成设计做后仿（post-simulation）。
本文主要针对PCB前仿和后仿两个阶段，介绍了仿真的一些基础理论和PCB设计规则，对双Rank DDR的信号质量及时序进行仿真，提升高速设计的信号完整性。
2仿真分析本例使用的仿真软件是Cadence SPB 16.6/Allegro Sigrity 2017，采用双Rank板载DDR颗粒设计，16片16bit颗粒，800M的数据信号速率。
在设计双Rank DDR时，单端信号（ADDR/CMD/CTRL）的终端匹配电阻在40~60Ω之间，并且上拉到VTT，上拉电阻要根据不同阻值的SI仿真的结果来选择，国产处理器通常在20~40Ω之间，差分信号（CLK）的阻抗匹配电阻为100Ω。
可以对印制板叠层、传输线和过孔的各项参数进行设计、仿真优化，达到降低信号的反射、过冲和串扰等问题。
结合实际产品要求，与印制板厂商沟通制板要求，同时考虑性价比和加工周期，这就是前仿的过程。
后仿主要针对拓扑结构的信号反射的仿真，通过仿真确定信号的电路结构、走线阻抗、匹配阻容的大小以及各pin-pair的布线长度。
同时，DDR采用了新的技术—ODT ( On-Die Termination )，即芯片内部匹配终结技术。
所谓ODT，是在DRAM内部有终端电阻，DRAM是主动的状态的时候启动ODT，是待机状态的时候关闭ODT。
根据这个，能降低信号的反射，提高信号质量，降低功耗。
最适合的终端电阻器的验证就要通过拓扑仿真才能完成。
3仿真测试3.1前仿真针对DDR的数据和地址/命令信号，两个Rank的方式进行DDR设计，每个Rank包含4片DDR颗粒，每个控制器共连接了8片DDR颗粒，布线密度更大。
两个Rank的方式不同于以往的DDR设计，因此对其信号质量进行前仿真。
3.1.1数据信号数据信号（DQ/DM/DQS）为T型拓扑，不再是常规的点到点拓扑结构，T型拓扑结构相对来说布线等长会比较好设计。
以数据信号DQ为例，拓扑结构如图 1所示。
图 1 2个Rank方式DQ信号拓扑结构由于数据信号为双向信号，所以拓扑仿真要对读写两个方向进行仿真，即写方向3A3000到SM41J256与读方向SM41J256到3A3000。
当驱动端内阻、传输线阻抗、ODT端接都是40欧姆时，没有反射影响。
但当拓扑结构中的传输线阻抗、ODT端接电阻值等各不相同时，信号质量也会有所差异。
不同驱动能力和ODT参数的情况下，读、写操作的眼图仿真结果如图 2、图 3所示。
图 2 写操作的眼图图 3 读操作的眼图从仿真结果的信号波形可以看出：写方向不同驱动能力和ODT端接的波形几乎没有差异；读方向不同驱动能力和ODT端接的波形有所差异。
通过拓扑仿真得出结论：传输线的主干段阻抗选择40Ω，分支线的阻抗为60Ω，控制器及DDR 的驱动能力、ODT参数按表 1所示参考配置。
表 1 控制器及DDR的参数3.1.2地址/控制信号由于采用了2个Rank的方式，ADDR信号基本上无法使用传统的Fly-by拓扑结构，而是使用Fly-by与T型相结合的拓扑结构，ADDR拓扑结构如图 4所示。
该拓扑结构兼顾了良好的等长控制和较好的噪声处理，能更好地保证信号的完整性。
图 4 ADDR拓扑结构图 5 阻抗及端接为40Ω的仿真结果控制器的输出阻抗、传输线阻抗以及末端的端接匹配电阻均设置为40Ω时，仿真结果如图 5所示。
离控制器越近的DDR信号质量越差，在实际电路中，考虑到电源噪声、串扰等因素影响时，信号质量会进一步恶化，因此必须对阻抗和端接电阻进行调整。
当驱动为20Ω、分支阻抗为60Ω、端接27Ω时，眼图的眼高指标最好，此时的仿真结果如图 6所示，但此时距控制器最远的两片DDR颗粒信号的振铃X现象比较明显。
保持分支阻抗为60Ω、端接27Ω，驱动能力设置为20Ω、30Ω、40Ω后的对比如图 7所示，驱动内阻越大振铃幅度越小。
保持驱动能力为40Ω，分支阻抗为60Ω、端接设置为27Ω、33Ω、40Ω后，前两片DDR颗粒的对比如图 8所示，端接电阻越小信号质量越好。
图 6 驱动20Ω分支60Ω端接27Ω的仿真结果图 7 不同驱动能力下最后两片DDR的仿真结果图 8 不同端接电阻时前两片DDR的仿真结果根据眼图仿真结果，并综合考虑功耗、EMC等因素，推荐传输线的主干段阻抗选择40Ω，分支线的阻抗为60Ω，控制器的驱动能力选择30Ω或40Ω，端接电阻选择27Ω。
3.2后仿真当完成所有DDR信号的拓扑仿真，验证信号的电路结构满足DDR的信号完整性要求，就可以在PCB设计软件中为DDR信号设置约束。
对于单独的信号需要设置信号的最小/最大传输延时，而对DDR系统中每一组Byte Lane中的各个信号需设置信号之间的相对传输延时。
约束设置和完成布线之后，就要板级后仿真验证工作。
板级后仿真主要是进行DDR信号完整性和时序关系的验证。
首先，确定DDR源同步信号组及其相关的Clock/Data Strobe信号；然后，在仿真软件中建立总线，设定仿真模型以及仿真码流；最后，通过仿真建立的总线信号，测量相关的参数来验证布线是否合理。
由于DDR的设计较为成熟，本例仅针对2个Rank形式的3A3000和国产内存颗粒，选择其中一个控制器进行数据和地址的时序仿真。
其中数据组的拓扑结构为4组T形结构，对其中一组进行了仿真。
3.2.1数据信号根据DDR数据信号的时序关系，将3A3000的MC1控制器对应的数据信号分为Data0~Data7共8个组，其中Data6和Data7组的信号连接关系如图 9所示，仿真时数据组的系统拓扑如图 10所示，两片Memory中有一片为Active状态，另一片为Standby状态。
图 9 MC1的Data6和Data7数据组图 10 仿真时数据组的系统拓扑设置驱动能力为34Ω/40Ω、ODT值设置为60Ω/120Ω，各参数下的DDR读写眼图仿真结果如图 11、图 12、图 13所示，眼图均满足要求。
驱动能力为40Ω、ODT为60Ω时眼图的眼宽和眼高最小，但此时的高频分量较少，上下眼皮较细；提高驱动能力或提高ODT阻抗都会使眼宽和眼高增大，但同时会引入较多的高频分量，出现了“双眼皮”。
图11 34Ω驱动60ΩODT时数据组的眼图图12 40Ω驱动60ΩODT时数据组的眼图图13 40Ω驱动120ΩODT时数据组的眼图3.2.2地址信号3A3000的MC1控制器对应的地址/命令信号连接关系如图 14所示，仿真时地址/命令信号的系统拓扑如图 15所示。
图 14 MC1的地址/命令信号图 15 仿真时地址/命令信号的系统拓扑设置控制器的驱动能力为40Ω，端接电阻分别为40Ω、33Ω、27Ω时，随着端接阻值的减小，Mem1的眼高逐渐增大，Mem4的眼高逐渐减小。
端接值为27Ω时，Mem1~Mem4的眼高较为一致，总体信号质量较好。
Mem1和Mem4在三种端接电阻时的眼图对比如图 16、图 17所示。
图 16 Mem1不同端接时的眼图对比图 17 Mem4不同端接时的眼图对比4结束语基于国产处理器的双Rank内存设计中，不同传输线阻抗、驱动能力和ODT端接都会影响内存信号质量。
本文通过仿真软件进行前仿真和后仿真，根据仿真结果确定了内存信号有关参数，完成了不同参数下信号眼图效果对比，最终确定了最优参数范围，满足产品指标要求。
通过仿真分析大大节省了板卡设计的时间，同时也保证了产品的质量。
尤其是在高速电路设计中，不论是研发阶段的前仿，还是测试阶段的后仿，仿真分析都显得尤为重要，也是增强高速电路板设计可靠性和稳定性的必要手段。
参考文献[1]Howard Johnson, Martin Graham. 高速数字设计. 沈立, 朱来文, 陈宏伟等译. 北京 : 电子工业出版社, 2004.5.[2]Stephen H. Hall, Garrett W. Hall, James A. McCall. High-Speed Digital System Design [M]. New York: John Wiley & Sons Inc. 2000.[3]JESD79-3F, DDR3 SDRAM Standard. USA: JEDEC 2012.[4]吴均，周伟，陈德恒. 高速电路设计仿真实战——信号与电源完整性.武汉 : 华中科技大学出版社, 2019.9.[5]周润景. Cadence 高速电路板设计与仿真（第4版）——原理图与PCB设计. 北京 : 电子工业出版社, 2011.7.作者简介：吴帮强（1986—），男，学士，工程师，主要研究方向为高速数字电路设计、电磁兼容与EDA仿真分析设计；张晓雄（1979—），男，硕士，高级工程师，主要研究方向为高速数字电路设计、信号/电源完整性分析；杨希梅（1976—），女，大专，工程师，主要研究方向为高速数字电路设计与EDA仿真分析设计；陈明波（1983—），男，硕士，工程师，主要研究方向为高速数字电路设计、电磁兼容与EDA仿真分析设计。
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