当前位置：文档之家 › testbench_vantage

testbench_vantage

  • 格式：pdf
  • 大小：51.08 KB
  • 文档页数：9

Testbench_Vantage itatorMake EDA Serve You 仅供学习、严禁拷贝！ 1 Testbench 的结构.1 单顶层结构一种结构是testbench 只有一个顶层，顶层再把所有的模块实例化进去。

打个比方，类似树结构，只有一个模块有子节点而没有父节点，其它模块都有父节点。

如下图结构所示： top 测试模块1测试模块2DUV …………测试模块是一些接口模型，接口模型还可能包含了一些激励在内。

测试模块和DUV 之间通过端口映射进行互连。

.2 多顶层结构另外一种结构是多顶层结构，如下图所示：…………在这种结构中，有一个顶层是作为测试向量模块，一个或多个顶层是一些公用子程序，这些子程序由于完成一些通用的功能被封装成任务、函数等被公用。

还有一个叫harness 的顶层，该顶层由DUV 和一些接口模型构成一个狭义上的测试平台，其它模块可以调用BFM 里面的 task 或 event 等，向DUV 施加激励。

注意这些顶层之间是没有端口映射的，它们之间的互相调用和访问是通过层次路径名的方式来访问，上图的虚线表示层次路径名的访问。

下面举例说明层次路径是如何访问的。

由于大部分人对C 都有所认识，在这里作个比较，便于了解。

Verilog HDL 的顶层类似于C 的结构体，而实例化的模块、任务、函数、变量等就是结构体里的成员，可以通过句点（ . ）隔开的方式访问结构体里面的每一个成员。

如：顶层 harness 实例化进来的模块 BFM1 里面有一个任务 SEND_DATA , 该任务可以产生激励输入到DUV ，在 testcase 里调用该任务就可写为： initialbegin……harness . BFM1 . SEND_DATA （ …… ）；end多顶层结构的可扩展和重用性比单顶层结构强得多。

层次路径的访问方式非常有用，在下一节会讲述更多的应用。

2如何编写Testbench.1何时使用initial和alwaysinitial和always 是2个基本的过程结构语句，在仿真的一开始即开始相互并行执行。

通常被动的检测响应使用always语句，而主动的产生激励使用initial语句。

initial和always的区别是always 语句不断地重复执行，initial语句则只执行一次。

但是，如果希望在initial里的多次运行一个语句块，怎么办？这时可以在initial里嵌入循环语句（while，repeat，for，forever 等），如：initialbeginforever /* 无条件连续执行*/begin……endend其它循环语句请参考一些教材，这里不作赘述。

另外，如果希望在仿真的某一时刻同时启动多个任务，可以使用fork....join语句。

例如，在仿真开始的 100 ns 后，希望同时启动发送和接收任务，而不是发送完毕后再进行接收，如下所示：initialbegin＃100 ;fork /*并行执行 */Send_task ;Receive_task ;joinEnd.2如何作多种工作模式的遍历测试如果设计的工作模式很多，免不了做各种模式的遍历测试，而遍历测试是需要非常大的工作量的。

我们经常遇到这样的情况：很多时候，各种模式之间仅仅是部分寄存器配置值的不同，而各模式间的测试都是雷同的。

有什么方法可以减轻这种遍历测试的工作量？不妨试试for循环语句，采用循环变量来传递各种模式的配置值，会帮助减少很多测试代码，而且不会漏掉每一种模式.initialbeginfor ( i = 0 ; i < m ; i = i + 1 ) /*遍历模式1至模式m*/for ( j = 0 ; j < n ; j = j +1 ) /*遍历子模式1至子模式n */begincase ( j ) /* 设置每种模式所需的配置值 */0 : 配置值 ＝ a ;1 : 配置值 ＝ b ;2 : 配置值 ＝ c ;……endcase/*共同的测试向量*/endend.3 如何加速问题定位过程在这部分里，通过一些实际例子，介绍在出现问题时如何借助 testbench 加快问题的定位过程。

1、监测内存分配 内存分配和回收FIFO FIFO申请内存释放内存rd emptywrblock_wrafull generator 模块consumer 模块block_rd内存分配和回收示意图在这个例子里，假设总共有2K 的内存块，希望在测试程序里监测内存分配和回收的块号是否正确，监测是否存在同一块号重复分配、重复回收的情况。

设置一个2K 位的变量对内存的使用情况进行记录，每一位对应一个内存块，空闲的块号记为1，被占用的块号记为0。

该变量的初始值为全1，当分配一个块号出去时先判断该位是否为空闲，若是空闲则将该位设置为被占用，否则就为重复分配错误。

相反，当回收一个块号时，先判断该位是否被占用，若是被占用则将该位设置为空闲，否则就为重复回收错误。

程序如下：always @(posedge Clk or negedge Rst )beginif ( Rst == 1'b0 )Mem_status <= 2048 {1'b1} ;elsebeginif ( 层次路径 . rd ) /* 监测内存分配，block_rd 是分配的内存块号*/if ( Mem_status [ block_rd ] == 1'b1 )Mem_status [ block_rd ] <= 1'b0 ;elsebegin$display ( "Error! 重复分配同一内存块！\n") ;$stop ;endif ( 层次路径 . wr ) /* 监测内存回收，block_wr 是回收的内存块号*/if ( Mem_status [ block_wr ] == 1'b0 )Mem_status [ block_wr ] <= 1'b1 ;elsebegin$display ( "Error! 重复回收同一内存块！\n") ;$stop ;endendEnd2、监测内部接口如果你是位验证工程师，在做芯片级的仿真时，相信你会或曾遇到过这样的问题：在一个端口输入了激励数据，但另一端口却得不到正确的响应，而且这条路径涉及到很多模块和很多个不同设计者，为了定位问题，你可能很盲目地逐个找来设计人员，逐个模块地记录仿真波形，到解决问题时，可能几天已经过去了。

我们都知道，如果问题定位在越小的范围，就越便于解决问题。

所以，我们可以把模块接口间交换的数据记录到文件里，当出现问题时，就可以查看各接口的记录数据，看问题到底出现在哪个区间，简单地查看记录文件后，你就明确该找那位designer来解决问题。

3、记录有用的DEBUG信息记录有用的debug信息，输出到标准的I/O设备上（屏幕或文件），会给你的debug带来很大的便利，由上面的例子也可见一斑，在检测到有错误时也可使用$stop令仿真停下来。

值得注意的是，UNIX系统只有32个I/O，每个输出文件占用1个I/O设备号，其中第1个是屏幕显示，设备号是32'b1，其它I/O设备号由输出文件占用，一个信息可同时输出到屏幕和文件，如：initialbeginPtr_log = $fopen ("log.txt ") ; /* 创建一个文件，获得文件指针 */Ptr_log = Ptr_log | 32'b1 ; /* 指针同时指向 log.txt 文件和屏幕 */endalways @（……）begin$fwrite ( Ptr_log, "useul message \n",……) ; /*信息除了记录到文件同时，还显示到屏幕*/ ……end虽然记录文件会给debug带来很多便利，但文件操作会降低仿真的速度，因此应当适可而止。

另外写文件通常有2种方式，不同的仿真工具有所差异。

一种是每写一个字节打开关闭一次文件，如Verilog-XL。

另一种是先把字符暂存到内存，等累积到一定数量（如8K字节）后再通过DMA方式把字符从内存写到文件，如Verilog-NC。

因此，后一种方式就大大地降低了文件的操作次数，有利于提高仿真速度。

3编写Testbench的一些高级技巧Verilog HDL提供很多方便和高效的建模语句，这在大多数参考书上都有介绍，在这节，只介绍一些参考教材很少介绍而较有用的建模语句。

.1 force 和 release望文生义，force即是可以对变量和信号强制性地赋予确定的值，而release就是解除force的作用，恢复为驱动源的值。

例如：wire a ;assign a = 1'b0 ;initialbegin#10 ;force a = 1'b1 ;#10release a ;end在10 ns时，a 的值由0变为1，在20ns时，a 的值又恢复为0 。

force 和release并不常用，有时，可以利用它们和仿真工具做简单的交互操作。

例如，Verilog-XL的图形界面可以方便的将一个信号或变量force为0或1，在 testbench 里，可以检测变量是否被force为固定的值，当被force为固定的值时就执行预定的操作，实现了简单交互操作。

.2事件事件有些类似于任务。

首先需要定义一个事件，而事件可以作为敏感变量激活一个语句块的操作，事件可由“－>”符号进行触发，如下例：event e1 ; /*定义一个事件*/always @( e1 ) /*事件e1 作为敏感变量*/begin.....endinitialbegin—> e1 ; /*创建事件e1来触发上面的always语句*/.....end事件（event ）与任务（task）的区别是：执行事件触发后可以立即继续往下执行语句，只起一个触发作用，至于被触发的事件何时执行完毕并不影响程序继续执行。

而调用一个任务后，必须等待任务完成才能返回控制权。

.3模块参数当一个模块引用另外一个模块时，高层模块可以改变低层模块用parameter定义的参数值，改变低层模块的参数值可采用以下两种方式：1)defparam 重定义参数语法：defparam path_name = value ;低层模块的参数可以通过层次路径名重新定义，如下例：module top ( .....)input....;output....;defparam U1 . Para1 = 10 ; /*修改实例 U1 模块中的para1 */M1 U1 (..........);endmodulemodule M1(....);parameter para1 = 5 ;input...;output...;......endmodule在上例中，模块M1参数 para1 的缺省值为5，而模块top实例了M1后将参数的值改为10。

合集下载

TestBench

TestBench


模拟界面控制
库文 件
逻辑模拟结果一致性的确定

在TestBench中加入预期结果比较

利用波形比较工具检测逻辑模拟波形的 一致性
$display $time $fopen $finish
$fdisplay $write $fclose $stop
$monitor $strobe $dump
利用虚拟原型、估计综合及后设计的结果；
HDL代码调试
逻辑模拟验证

在TestBench中加入$strobe系统任务，记 录、探测所关心的信号波形； 在逻辑模拟验证前，利用模拟器提供的 功能，选择需要观察的信号并加以记录； 在TestBench中增加模拟结果与预期的正 确结果的比较，检测不正确的HDL代码
Verilog HDL提供的支持
Verilog HDL提供了几个系统任务支持从 文件中直接读取输入激励码向量 $readmemb(“File_Name”, Test_Vector); 从文件中读取二进制输入激励码向量
$readmemh(“File_Name”, Test_Vector); 从文件中读取二进制输入激励码向量
Reg Reg …… [7:0] A, B; Start;
二进制表示的 输入激励码及 其输出预期结 果表示
Reg [33:0]
…….
……
Vector, Test_Vector[0:Test_Length];
$readmemb(“Test_Fixed.v”, Test_Vector); For (I=0; I<Test_Length; I = I+1) 按一定时序将Test_Vector[I]送入Vector并送入A、B、 Start；
数字逻辑testbench描述

数字逻辑testbench描述

Rst = 1;
end
1 initial 2 begin 3 进程语句; 4 end
always块可用来模拟抽象的电路，包括：用以指定与不同结构之间的传播延 迟等同的时序结构；或等待指定事件的时序结构。敏感列表有时可忽略。 initail块仅在仿真之初执行，常用于设置变量的初始值。
⚫ 基本的Testbench结构
1 always块和initial块 ➢ 当always块用来描述组合逻辑时，应当使用阻塞赋值。例如
信号或变量定义声明 使用initial或always语句来产生激励波形 实例化设计模块 监控和比较输出响应
endmodule
⚫ 基本的Testbench结构
例：
1 `timescale 1ns/1ns 2 3 module logic_gates_tb; 4 5 reg i_a; 6 reg i_b; 7 wire o_and; 8 wire o_or; 9 wire o_not; 10 11 initial 12 begin 13 i_a = 0; 14 #40 i_a = 1; 15 #40 i_a = 0; 16 #40 i_a = 1; 17 #40 i_a = 0; 18 end
6 end
⚫ 产生激励的一些描述方式
2 产生复位信号的几种方式
➢ 异步复位
➢ 同步复位
1 initial
2 begin
3
Rst = 1;
4
#100；
5
Rst = 0；
6
#500；
7
Rst = 1;
8 end
1 2 3 4 5 6 7 8
initial
begin
Rst = 1; @(negedge clk)； Rst = 0； #30； @(negedge clk)；
testbench常用语法总结

testbench常用语法总结

testbench常⽤语法总结1.testbench总体代码结构`timescale 1ns/1ps //时间精度`define clk_perilod 20 //时钟周期可变module test_file_tb;//==================<端⼝>==================================================reg clk ; //时钟，50Mhzreg rst_n ; //复位，低电平有效reg [XX:0] in ; //wire [XX:0] out ; ////--------------------------------------------------------------------------//-- 模块例化//--------------------------------------------------------------------------my_design u_my_design(.clk (clk ),.rst_n (rst_n ),.in (in ),.out (out ));//----------------------------------------------------------------------//-- 时钟信号和复位信号//----------------------------------------------------------------------initial beginclk = 0;forever#(`Clock/2) clk = ~clk;endinitial beginrst_n = 0; #(`Clock*20+1);rst_n = 1;end//----------------------------------------------------------------------//-- 设计输⼊信号//----------------------------------------------------------------------initial beginin = 0;#(`Clock*20+2); //初始化完成$stop;endendmodule在这⾥插⼊代码⽚2.时钟激励的编写`timescale 1ns/1ps //时间精度`define Clock 20 //时钟周期//========================================================================== //== ⽅法⼀，50%占空⽐//========================================================================== initial beginclk = 0;forever#(`Clock/2) clk = ~clk;end//========================================================================== //== ⽅法⼆，50%占空⽐//========================================================================== initial beginclk = 0;always#(`Clock/2) clk = ~clk;end//========================================================================== //== ⽅法三，产⽣固定输⼊的时钟脉冲//========================================================================== initial beginclk = 0;repeat(6)#(`Clock/2) clk = ~clk;end//========================================================================== //== ⽅法四，⾮50%占空⽐//========================================================================== initial beginclk = 0;forever begin#((`Clock/2)-2) clk = 0;#((`Clock/2)+2) clk = 1;endend3.复位信号`timescale 1ns/1ps //时间精度`define Clock 20 //时钟周期//========================================================================== //== ⽅法⼀，异步复位//========================================================================== initial beginrst_n = 0; #(`Clock*20+1);rst_n = 1;end//========================================================================== //== ⽅法⼆，同步复位//========================================================================== initial beginrst_n = 0; #(`Clock*20);rst_n = 1;end4.task使⽤//========================================================================== //== 输⼊信号任务封装//========================================================================== task i_data;input [7:0] dut_data;begin@(posedge data_en); send_data=0;@(posedge data_en); send_data=dut_data[0];@(posedge data_en); send_data=dut_data[1];@(posedge data_en); send_data=dut_data[2];@(posedge data_en); send_data=dut_data[3];@(posedge data_en); send_data=dut_data[4];@(posedge data_en); send_data=dut_data[5];@(posedge data_en); send_data=dut_data[6];@(posedge data_en); send_data=dut_data[7];@(posedge data_en); send_data=1;#100;endendtask//调⽤⽅法：i_data(8'hXX);//========================================================================== //== 多输⼊信号任务封装//========================================================================== task more_input;input [ 7:0] a;input [ 7:0] b;input [31:0] times;output [ 8:0] c;beginrepeat(times) @(posedge clk) //等待 times 个时钟上升沿c=a+b;endendtask//调⽤⽅法：more_input(x,y,t,z); //按声明顺序5.repeat ，wait函数//==========================================//== repeat重复执⾏//==========================================initial beginstart = 1;repeat(5) @(posedge clk) //等待5个时钟上升沿start = 0;endinitial beginrepeat(10)begin...//执⾏10次endend//===========================================//== wait为电平触发//==========================================initial beginstart = 1;wait(en); //等待en==1start = 0;end6.随机数产⽣$random //产⽣随机数$random % n //产⽣范围 {-n,n} 的随机数{$random} % n //产⽣范围 { 0,n} 的随机数7.⽂本输⼊输出reg [a:0] data_mem [0:b]; //定义位宽为（a+1）深度为（b+1）的存储器$readmemb/$readmemh("<读⼊⽂件名>",<存储器名>);$readmemb/$readmemh("<读⼊⽂件名>",<存储器名>,<起始地址>);$readmemb/$readmemh("<读⼊⽂件名>",<存储器名>,<起始地址>,<结束地址>);$readmemb/*------------------------------------------------------------------------*\读取⼆进制数据，读取⽂件内容只能包含：空⽩位置，注释⾏，⼆进制数数据中不能包含位宽说明和格式说明，每个数字必须是⼆进制数字。

Testbench基本入门

Testbench基本入门

Testbench入门1 编写testbench目的编写testbench的主要目的是为了对使用硬件描述语言（HDL）设计的电路进行仿真验证，测试设计电路的功能、部分性能是否与预期的目标相符。

编写testbench进行测试的过程如下：1）产生模拟激励（波形）；2）将产生的激励加入到被测试模块并观察其输出响应；3）将输出响应与期望进行比较，从而判断设计的正确性。

2 基本的testbench结构module test_bench；// 通常testbench没有输入与输出端口信号或变量定义声明使用initial或always语句来产生激励波形例化设计模块监控和比较输出响应endmodule简单的testbench的结构通常需要建立一个顶层文件，顶层文件没有输入和输出端口。

在顶层文件里，把被测模块和激励产生模块实例化进来，并且把被测模块的端口与激励模块的端口进行对应连接，使得激励可以输入到被测模块。

端口连接的方式有名称和位置关联两种方式，我们常常使用“名称关联”方式。

3 产生激励的一些描写方式3.1 产生时钟的几种方式1）使用initial方式产生占空比50﹪的时钟initialbeginCLK = 0;#delay;forever#(period/2) CLK = ~CLK;end注意：一定要给时钟赋初始值，因为信号的缺省值为z，如果不赋初值，则反相后还是z，时钟就一直处于高阻z状态。

产生的时钟信号如下图所示：2）使用always方式initialCLK = 0;always#(period/2) CLK = ~CLK;3)使用repeat产生确定数目的时钟脉冲initialbeginCLK = 0;repeat(6)#(period/2) CLK = ~CLK;end该例使用repeat产生3个时钟脉冲，产生的波形如下：4）产生占空比非50﹪的时钟initialCLK = 0;alwaysbegin#3 CLK = ~CLK;#2 CLK = ~CLK;end3.2 产生复位信号的几种形式1）异步复位initialbeginRst = 1;#100;Rst = 0;#500;Rst = 1;end2）同步复位1initialbeginRst = 1;@(negedge CLK); // 等待时钟下降沿Rst = 0;#30;@(negedge CLK); // 等待时钟下降沿Rst = 1;end2）同步复位2initialbeginRst = 1;@(negedge CLK); // 等待时钟下降沿repeat (3) @(negedge CLK); // 经过3个时钟下降沿Rst = 1;end4 testbench实例4.1 2-4解码器实例module dec2x4(A, B, Enable, Z);input A, B, Enable;output[3:0] Z;reg [3:0] Z_o;assign Z = Z_o;always@(A or B or Enable)beginif(Enable == 1'b0)Z_o = 4'b1111;elsecase({A, B})2'b00: Z_o = 4'b1110;2'b01: Z_o = 4'b1101;2'b10: Z_o = 4'b1011;2'b11: Z_o = 4'b0111;default: Z_o = 4'b1111;endcaseendendmodule测试模块测试模块：：`timescale 1ns/100psmodule testbench;reg a, b, en;wire [3:0] z;//例化被测试模块dec2x4 DUT(.A(a),.B(b),.Enable(en),.Z(z));//产生输入激励initialbeginen = 0;a = 0;b = 0;#10 en = 1;#10 b = 1;#10 a = 1;#10 b = 0;#10 a = 0;#10 $stop;end//显示输出结果always@(en or a or b or z)begin$display("At time %t, input is %b%b%b, output is %b", $time, a, b, en, z);endendmodule下面是测试模块执行时产生的输出和功能仿真波形：4.2 时序检测器下面是一个时序检测器的验证实例。