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建⽴时间（setuptime）与保持时间（holdtime）---相关内容静态时序分析：通过穷举分析每⼀条路径的延时，⽤以确定最⾼⼯作频率，检查时序约束是否满⾜，分析时钟质量。
动态时序分析：通过给定输⼊信号，模拟设计在器件实际⼯作的功能和延时情况。
1.什么是建⽴时间、保持时间？ 建⽴时间指在触发器的时钟采样沿到来之前，数据保持稳定不变的时间。
保持时间指在触发器的时钟采样沿到来之后，数据保持稳定不变的时间。
因为时钟偏斜，到达DFF2为CLK2建⽴时间分析：取各组块最⼤延时计算考虑时钟到达DFF2的时钟偏斜Tskew，则建⽴时间余量为Tset_slack=Tclk-Tcq-Tco-Tsetup+Tskew，使DFF2建⽴时间不违例，需保证Tset_slack>0。
其中Tcq为DFF1的时钟端到输出延迟，为器件固定属性；Tco是组合逻辑电路的延时，可以通过优化逻辑设计改变其值，使其满⾜建⽴保持时间不违例；Tsetup为触发器固有属性，定值。
Thold为触发器固有属性，定值。
若不考虑DFF2的时钟偏斜，则建⽴时间裕量为Tset_slack=Tclk-Tcq-Tco-Tsetup。
保持时间分析：取各组块最⼩延时计算考虑时钟到达DFF2的时钟偏斜Tskew，则保持时间余量：Tskew+Thold+Thold_slack=Tcq+Tco，因此可推出Thold_slack=Tcq+Tco-Tskew-Thold，使保持时间不违例，则需Thold_slack>0。
若不考虑时钟偏斜，则Thold_slack=Tcq+Tco-Thold。
扩展：时钟抖动：两个时钟周期之间存在的差值，这种误差发⽣在时钟发⽣器内部，和晶振和PLL内部有关，布线对其没有影响。
主要表现在时钟频率上的不⼀定。
时钟偏斜：同样的时钟产⽣的多个⼦时钟信号之间的延时差异。
主要表现在时钟相位上的不确定。
影响时钟偏斜的原因：布线长度及负载，时钟偏斜⽆法避免。
数据传输模型（建⽴时间与保持时间）关于建⽴时间和保持时间的详细介绍以及相关例题可以参考以下⽂章：在介绍数据传输模型之前必须要了解的两个概念是建⽴时间和保持时间，下⾯就介绍⼀下建⽴时间和保持时间的含义及其物理意义？建⽴时间就是时钟触发事件来临之前，数据需要保持稳定的最⼩时间，以便数据能够被时钟正确的采样。
保持时间就是时钟触发事件来临之后，数据需要保持稳定的最⼩时间，以便数据能够被电路准确的传输。
可以通俗的理解为：时钟到来之前，数据需要提前准备好；时钟到来之后，数据还要稳定⼀段时间。
建⽴时间和保持时间组成了数据稳定的窗⼝，如下图所⽰。
下⾯看⼀种典型的上升沿 D 触发器，来说明建⽴时间和保持时间的由来。
G1~G4 与⾮门是维持阻塞电路，G5~G6 组成 RS 触发器。
时钟直接作⽤在 G2/G3 门上，时钟为低时 G2/G3 通道关闭，为⾼时通道打开，进⾏数据的采样传输。
但数据传输到 G2/G3 门之前，会经过 G4/G1 与⾮门，将引⼊时间延迟。
引⼊建⽴时间的概念，就是为了补偿数据在 G4/G1 门上的延迟。
即时钟到来之前，G2/G3 端的输⼊数据需要准备好，以便数据能够被正确的采样。
数据被时钟采样完毕后，传输到 RS 触发器进⾏锁存之前，也需要经过 G2/G3 门，也会引⼊延迟。
保持时间就是为了补偿数据在 G2/G3 门上的延迟。
即时钟到来之后，要保证数据能够正确的传输到 G6/G5 与⾮门输⼊端。
如果数据在传输中不满⾜建⽴时间或保持时间，则会处于亚稳态，导致传输出错。
1、数据发起时间沿和捕获时间沿CLK。
（1）输⼊端⼝到FPGA内部的第⼀级触发器；（2）FPGA内部寄存器之间的路径；（3）FPGA内部末级触发器到输出端⼝的路径；如果是hold的数据到达时间，则是从Capture Edge开始，再加上Tclka+Tco+Tdata；也即⽐setup的数据到达之间多了⼀个clk的时间。
这⾥是需要区分的，因为后⾯计算setup和hold的裕量时会⽤到。
仿真显示时序违例解读
仿真显示时序违例（Timing violation）是指在数字电路设计中，由于信号的传播时间不满足时序约束条件而导致的错误。
在数字电路中，信号的传播时间是由电路的逻辑门和连线延迟决定的。
如果信号的传播时间超过了允许的时间限制，就会导致时序违例，进而导致系统功能异常或者无法正常工作。
时序违例的类型有很多，其中最常见的是建立时间违例和保持时间违例。
建立时间违例是指在触发边沿到来之前，数据信号没有稳定地建立起来；保持时间违例是指在触发边沿到来之后，数据信号没有稳定地保持一段时间。
仿真显示时序违例的原因可能有很多，例如：
1.逻辑门和连线延迟过大，导致信号的传播时间过长；
2.时钟频率过高，导致触发边沿到来时间过短；
3.信号在多个逻辑门之间传播时，由于逻辑门的输入延迟和输出延迟不同，导致
信号的延迟不一致；
4.信号在经过不同的逻辑门或连线时，由于工艺、电压、温度等因素的影响，导
致信号的延迟不一致。
为了解决仿真显示时序违例的问题，需要进行时序分析，找出违例的原因并采取相应的措施。
例如：通过优化逻辑门的连接方式、减少连线的长度、选用低延迟的逻辑门、调整时钟频率等方式来减少信号的传播时间，从而避免时序违例的发生。
DMUX时序约束DMUX（Demultiplexer，解复用器）是一种组合逻辑器件，它具有多个输入端和多个输出端。
当一个输入端被激活时，对应的输出端被激活，其他输出端保持非激活状态。
DMUX时序约束是DMUX器件的时序特性，它规定了DMUX器件的输入信号和输出信号之间的时序关系。
DMUX时序约束主要包括以下几种：输入建立时间（t_su）：输入建立时间是指从输入信号到达DMUX器件的输入端到输入信号稳定之后，DMUX器件必须等待的时间。
在此时间内，DMUX器件不能对输入信号做出响应。
输入保持时间（t_h）：输入保持时间是指从输入信号稳定之后到输入信号离开DMUX器件的输入端，DMUX器件必须保持对输入信号的响应的时间。
在此时间内，DMUX器件不能改变其输出状态。
输出延迟时间（t_pd）：输出延迟时间是指从输入信号到达DMUX器件的输入端到对应的输出信号稳定之后的时间。
输出建立时间（t_su）：输出建立时间是指从输入信号稳定之后到对应的输出信号稳定之后的时间。
输出保持时间（t_h）：输出保持时间是指从输入信号离开DMUX器件的输入端到对应的输出信号稳定之后的时间。
DMUX时序约束对于保证DMUX器件的正常工作非常重要。
如果DMUX器件的时序约束不满足，则可能导致DMUX器件出现错误的输出结果。
为了满足DMUX时序约束，设计人员可以采取以下措施：在DMUX器件的输入端添加缓冲器或寄存器，以增加输入信号的建立时间和保持时间。
在DMUX器件的输出端添加缓冲器或寄存器，以增加输出信号的建立时间和保持时间。
使用具有较短传播延迟的DMUX器件。
优化PCB走线，以减少信号传输延迟。
通过采取这些措施，设计人员可以确保DMUX器件的时序约束得到满足，从而保证DMUX器件的正常工作。
DMUX时序约束在数字电路设计中非常重要。
设计人员必须仔细考虑DMUX时序约束，并采取必要的措施来满足这些约束，以确保数字电路的正确工作。
IC基础（六）：时序分析过程需要的相关计算以及处理⽅法时序分析的基本步骤：⼀个合理的时序约束可以分为以下步骤： 时序约束整体的思路如下：1. 先是约束时钟，让软件先解决内部时序问题；（在这⼀步骤中可以适当加⼊时序例外，以便时序通过）2. 然后再加⼊IO的延迟约束；3. 最后针对没有过的时序，添加时序例外。
1、 IO⼝的建⽴时间与保持时间1.1 输⼊延迟外部器件发送数据到FPGA系统模型如下图所⽰。
对FPGA的IO⼝进⾏输⼊最⼤最⼩延时约束是为了让FPGA设计⼯具能够尽可能的优化从输⼊端⼝到第⼀级寄存器之间的路径延迟，使其能够保证系统时钟可靠的采到从外部芯⽚到FPGA的信号。
输⼊延时即为从外部器件发出数据到FPGA输⼊端⼝的延时时间。
其中包括时钟源到FPGA延时和到外部器件延时之差、经过外部器件的数据发送Tco，再加上PCB板上的⾛线延时。
如下图所⽰，为外部器件和FPGA接⼝时序。
最⼤输⼊延时（input delay max）为当从数据发送时钟沿（lanuch edge）经过最⼤外部器件时钟偏斜（Tclk1），最⼤的器件数据输出延时（Tco），再加上最⼤的PCB⾛线延时（Tpcb），减去最⼩的FPGA时钟偏移（FTsu）的情况下还能保证时序满⾜的延时。
这样才能保证FPGA的建⽴时间，准确采集到本次数据值，即为setup slack必须为正，计算公式如下式所⽰： Setup slack =（Tclk + Tclk2(min)）–（Tclk1(max) +Tco(max) +Tpcb(max) +FTsu）≥0 （1）最⼩输⼊延时（input delay min）为当从数据发送时钟沿（lanuch edge）经过最⼩外部器件时钟偏斜（Tclk1），最⼩器件数据输出延时（Tco），再加上最⼩PCB⾛线延时（Tpcb），此时的时间总延时值⼀定要⼤于FPGA的最⼤时钟延时和建⽴时间之和，这样才能不破坏FPGA 上⼀次数据的保持时间，即为hold slack必须为正，计算公式如下式所⽰： Hold slack = （Tclk1(min) + Tco(min) + Tpcb(min)）–（FTh + Tclk2(max)）≥ 0 （2）我们很容易就可以从公式（1）和（2），推到出（3） Tclk – Ftsu ≥Tclk1 - Tclk2 + Tco + Tpcb ≥ FTh （3）在公式（3）中，我们发现Tclk 、Ftsu以及FTh，对于⼯具来说是已知的，⽽Tclk1 - Tclk2 + Tco + Tpcb正是我们需要告知综合⼯具的延迟量。
DDR3约束文件是一种用于描述DDR3内存接口的时序约束的文件，通常用于静态时序分析（Static Timing Analysis，STA）和布局布线工具。
这种文件定义了各种时序参数，如时钟周期、建立时间、保持时间等，以确保数字电路的正确操作。
在DDR3约束文件中，通常包括以下内容：1. 时钟约束：定义时钟源的频率、时钟网络的分布延迟等。
2. 建立时间约束：定义数据输入到时钟边沿的建立时间，以确保数据在时钟边沿到达之前被捕获。
3. 保持时间约束：定义时钟边沿到数据变化的保持时间，以确保数据在时钟边沿之后保持稳定。
4. 地址、控制和数据信号的约束：定义地址、控制和数据信号的时序关系，以确保正确读写数据。
5. 物理约束：定义元件的位置、大小和连接关系等，用于布局布线工具。
在进行DDR3设计时，需要使用专门的工具生成DDR3约束文件，如Cadence、Synopsys等公司的工具。
这些工具可以根据设计规则和时序要求自动生成约束文件，避免了手动编写约束文件可能出现的错误。
为了生成DDR3约束文件，设计者需要了解DDR3内存接口的规范和设计规则，包括数据速率、数据总线宽度、地址总线宽度、操作模式等。
此外，设计者还需要使用静态时序分析工具，如Cadence的EDA 工具或Synopsys的EDA工具，来验证设计的正确性。
在生成DDR3约束文件时，设计者需要仔细考虑各种时序参数，以确保数据在规定的时间内被正确读写。
这些参数包括时钟周期、建立时间、保持时间、数据延迟等。
此外，设计者还需要考虑地址、控制和数据信号的时序关系，以确保正确读写数据。
在生成DDR3约束文件时，还需要考虑物理约束，如元件的位置、大小和连接关系等。
这些约束可以用于布局布线工具，以确保设计在实际应用中能够正常工作。
最后，设计者需要使用专门的工具生成DDR3约束文件，并根据需要进行修改和调整。
这些工具可以根据设计规则和时序要求自动生成约束文件，避免了手动编写约束文件可能出现的错误。
时序约束七步法
时序约束七步法是一种用于处理时序设计中的约束条件的方法，它包括以下七个步骤：
1.确定时序设计的目标：首先需要明确时序设计的目标，包括时
序设计的性能要求、时序设计的限制条件等。
2.确定时钟频率：根据设计的要求和限制条件，确定时钟频率的
大小。
3.建立时序图：建立时序图可以帮助理解设计中各个路径的时序
关系，可以使用工具软件自动生成或手动绘制。
4.添加时序约束：根据时序图，为各个路径添加时序约束，包括
建立时间（setuptime）、保持时间（holdtime）、最大延迟时
间（maxdelaytime）等。
5.检查时序约束：使用工具软件检查添加的时序约束是否符合设
计要求和限制条件，如有问题需要重新调整约束。
6.优化时序设计：通过调整时钟频率、优化路径延迟等方式，优
化时序设计，使其满足设计要求和限制条件。
7.验证时序设计：使用工具软件进行时序验证，确保时序设计符
合要求，没有错误或问题。
在使用Xilinx Vivado中的乘法器IP核时，确保正确的时序是很重要的。
以下是一些关于在Vivado中实现乘法器IP核时需要注意的时序要点：
1.建立时间（Setup Time）: 输入数据需要在时钟边缘前保持稳定。
这通常意味
着，对于大多数的FPGA时钟，你需要确保数据在时钟的前几个周期内是稳定的。
2.保持时间（Hold Time）: 输入数据需要在时钟边缘后的某一时刻继续保持稳
定。
这意味着，在时钟的上升沿或下降沿之后，输入数据不应发生改变。
3.时钟频率: 乘法器的速度可能会受到所使用FPGA的时钟频率的限制。
如果
你的设计需要更高的性能，你可能需要提高FPGA的时钟频率。
4.输出延迟: 乘法器的输出可能会有一个固有的延迟，这取决于其内部设计和
FPGA的配置。
在设计时，需要考虑到这个延迟，以确保其他组件可以在正确的时间接收结果。
5.同步设计: 确保你的设计是同步的，这意味着所有的操作都应该在同一个时
钟域中进行。
如果你需要在不同的时钟域之间传输数据，请使用适当的同步机制，如FIFOs或双寄存器同步。
6.检查约束: 在Vivado中，使用TCL或HDL例化乘法器IP核时，确保你正
确地应用了时序约束。
这包括对输入和输出端口的建立和保持时间的约束。
7.性能考虑: 虽然乘法器IP核可能提供了很高的性能，但它们也可能消耗大量
的资源。
在设计时，需要权衡性能和资源使用之间的取舍。
通过遵循这些指导原则，你可以在Vivado中成功地实现乘法器IP核，并确保其满足时序要求。
建立时间、保持时间和时序约束条件1、什么是建立时间（Tsu）和保持时间（Th）以上升沿锁存为例，建立时间是指在时钟翻转之前输入的数据D必须保持稳定的时间；保持时间是在时钟翻转之后输入数据D必须保持稳定的时间[1]。
如下图所示，一个数据要在上升沿被锁存，那么这个数据就要在时钟上升沿的建立时间和保持时间内保持稳定。
图1 建立时间和保持时间建立时间与保持时间，是对触发器（或者寄存器）和锁存器而言，以能够稳定准确的锁存或者触发为目的，对其输入数据信号保持稳定的时间要求，具体数值与具体器件的内部结构特点密切相关，不能人为控制。
建立时间和保持时间在时序分析中是一个很重要的准备知识，弄清楚这个两个时间对时序分析的原理的理解很有帮助。
2、根据内部结构分析建立时间和保持时间图2 经典的上升沿D触发器内部结构关于为什么会有建立时间和保持时间，我曾试图从触发器或锁存器内部的结构去分析和证实，但是看了许多资料，由于触发器的内部结构有很多，所以分析方法很多，说法也很多。
下面我选两个比较经典的结构来分析一下建立时间和保持时间。
以经典边沿触发的D触发器为例子，从内部结构上分析一下D触发器建立时间和保持时间。
这个说明主要来源于EETOP的一篇帖子，其结构在维基百科的触发器词条可以得到验证。
如上图所示，这是一个上升沿触发的D触发器，需要注意的是，图中的6个与非门都是有延迟的，也就是在某一时刻输入组合逻辑的数据，在一段时间之后才能影响其输出，这是产生建立时间和保持时间要求的最根本原因。
首先，我们在假设所有的与非门的延迟为0，叙述一下这个触发器的整体工作流程。
当CLK=0时，与非门G3和G4的输出均为1，输出的1反馈到G1和G2作为输入，导致G1和G2的输出分别为D和/D，输出的D和/D又反馈到G3和G4；而G5和G6在此期间一直锁存着之前的数据，不受输入影响。
图3 CLK=0时触发器内部信号详情当CLK=1时，与非门G3和G4的输出变为/D和D，输出到G5和G6作为输入，根据锁存器的原理，G5和G6最终会稳定的输出Q和/Q。
时序分析（2）：时序约束原理⼀、基本概念1．时序：时钟和数据的对应关系2．约束：告诉综合⼯具，我们希望时序达到什么样的标准3．违例：时序达不到需要的标准4．收敛：通过调整布局布线⽅案来达到这个标准5．静态时序分析：电路未跑起来时，延时等已知，以此分析时序6．动态时序分析：电路跑起来，如Modelsim软件（理想状态）⼆、时序分析基本模型模型分为以下四种：（注：PAD指管脚）寄存器与寄存器之间输⼊PAD与寄存器之间寄存器与输出PA D之间输⼊PAD 与输出PAD之间（太极端，不讨论）知识补充：1、全局时钟：FPGA时钟到各个寄存器的时间⾮常接近。
2、⾃分频时钟：⾛的是数据线，到各个寄存器的时间差异⾮常⼤。
三、理想状态的建⽴时间和保持时间1、建⽴时间 Time setup(1) 接收时钟上升沿前，发送数据要准备好的时间(2) Tsu = 数据锁存沿（Latch）- 数据发送沿（Lanch）= 时钟周期2、保持时间 Time hold(1) 接收时钟上升沿后，发送数据要保持住的时间(2) Th = 发送端数据变化时 - 接收端数据锁存 = 03、补充(1) D触发器本⾝也有建⽴/保持时间的概念，称之为寄存器建⽴时间门限和寄存器保持时间门限，这是⼀个固有属性，是确定的、不变的。
当理想状态时，我们讨论建⽴/保持时间就相当于讨论D触发器的这⼀固有属性。
(2) FPGA所有时序问题，根本原因都是“建⽴时间和保持时间”的问题。
(3) 解决建⽴时间不⾜的⽅法是“减少延时”，⽽解决保持时间不⾜的⽅法是“增加延时”。
4、符号说明四、建⽴时间余量和保持时间余量Lunch edge：发射沿，以 clk_pad 为基准，⼀般看成 0 时刻。
实际时间是上⼀个寄存器所⽤的时间，因此⽤ clk1，看数据到达下⼀个寄存器的 D 端⽤了多久时间，结束时间⼜是多久。
Latch edge：接收沿，以 clk_pad 为基准，⼀般看成 0+Tcyc 时刻，要求时间是下⼀个寄存器计算的时间，所以⽤ clk2，看它⾃⾝需要的到达时间和结束时间是什么时候。
FPGA中的时序约束--从原理到实例FPGA中的时序问题是⼀个⽐较重要的问题，时序违例，尤其喜欢在资源利⽤率较⾼、时钟频率较⾼或者是位宽较宽的情况下出现。
本⽂介绍时序分析的原理以及出现时序问题时⼀般的解决办法。
基本概念建⽴时间和保持时间是FPGA时序约束中两个最基本的概念，同样在芯⽚电路时序分析中也存在。
电路中的建⽴时间和保持时间其实跟⽣活中的红绿灯很像，建⽴时间是指在绿灯（clk的上升沿）亮起之前⾏⼈或者车辆（data数据）在路⼝提前等待的时间（只允许绿灯亮起的⼀刹那在路⼝的车辆才允许通⾏），⽽保持时间，则是绿灯亮起后必须保持的时间，这样⾏⼈或者数据才能够通过这个⼗字路⼝，否则hold时间就不满⾜。
同时，红绿灯默认都是周期性的（clk也是周期性的），车辆不允许在两个相邻的红绿灯之间通过的时间超过⼀个clk的周期（组合逻辑时延不能过⼤）。
建⽴时间（Tsu）：是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建⽴的时间不满⾜要求，在时钟上升沿，寄存器将不能正确采到数据值。
如下图（左）所⽰：保持时间（Th）：是指在时钟上升沿后数据保持稳定的时间，如果保持时间不满⾜要求那么数据同样也不能被正确采集到。
保持时间⽰意图如下图（右）所⽰：如图1.3，这是⼀个FPGA输⼊数据的模型，输⼊端⼝到第⼀个寄存器之间的路径需要进⾏时序约束。
⼀般我们需要告知FPGA输⼊输出接⼝的最⼤最⼩延迟，使EDA⼯具在进⾏布局布线时能够尽可能的优化输⼊端⼝到第⼀级寄存器之间的延迟，使FPGA中时钟的上升沿能够正确采集到输⼊的数据。
在sdc约束中，输⼊延时是从上游器件发出数据到FPGA输⼊端⼝的延时时间。
如图,1.4所⽰，输⼊接⼝时序清楚反应了FPGA在接收数据时应满⾜的建⽴和保持时间要求。
说明：OSC ：系统时钟ASSP.CLk ：外部器件寄存器的时钟ASSP.Q ：外部器件数据输出FPGA.D ：FPGA数据输⼊FPGA.CLK ：FPGA内部寄存器的时钟Tclk1 ：系统时钟到外部器件之间的延时Tclk2 ：系统时钟到FPGA之间的延时Tco ：数据经过外部器件寄存器输出后相对于ASSP.CLK的偏移Tpcb ：数据在pcb电路板上的延时FTsu ：FPGA上寄存器的建⽴时间要求FTh ：FPGA上寄存器的保持时间要求setup slack ：建⽴时间余量，必须⼤于等于0才能满⾜建⽴时间的时序要求hold slack ：保持时间余量，必须⼤于等于0才能满⾜保持时间的时序要求T: 系统时钟频率c. 输出延时即为FPGA输出数据后到达外部器件的延时时间。
Setup Time 与 Hold Time版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明 /bb2hh-logs/20463915.html第一章 DC 概论之一 setup time 与 hold timeic 代码的综合过程可以说就是时序分析过程， dc 会将设计打散成一个个路经， 这些路经上有 cell 延迟和 net 延迟，然后 dc 会根据你加的约束，来映射库中符 合这种延迟以及驱动的器件。
从而达到综合的目的。
dc 的所有时序约束基础差 不多就是 setup time 和 hold time。
可以用下面的图片说明：所谓 setup time 即建立时间，也就说数据在时钟到来之前保持稳定所需要的 时间， hold time 即保持时间，也就是说在时钟到来之后数据需要保持稳定的时间。
在深入建立时间和保持时间之前。
先了解下 dc 中的路经以及 start point ，end point。
所谓 start point 就是： 1. input port（顶层设计的输入端口） 2.clock pin of sequential cell（触发器的 clock pin） 所谓的 end point 就是： 1 output port（顶层设计的输出端口） 3.data pin of sequential cell（触发器的 data pin） 了解 start point 和 end point，就可以方便的了解 dc 是如何将设计打散成路经， 一个设计中基本的路经分为 4 种，如下图：path1： input port to data pin of sequential cell path2：input port to output port path3：clock pin to data pin of next sequential cell path4：clock pin to output port 所有的设计也就这四种类型的路径。
FPGA设计之——时序设计FPGA设计一个很重要的设计是时序设计，而时序设计的实质就是满足每一个触发器的建立(Setup)/保持(Hold)时间的要求。
建立时间(Setup Time)：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间(Hold Time)：是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。
FPGA设计分为异步电路设计和同步电路设计，然而很多异步电路设计都可以转化为同步电路设计，在设计时尽量采用同步电路进行设计。
对于同步电路可以转化的逻辑必须转化，不能转化的逻辑，应将异步的部分减到最小，而其前后级仍然应该采用同步设计。
为了让同步电路可靠地运行，就要对时钟偏差进行控制，以使时钟偏差减小到可用的范围。
影响时钟偏差的主要有以下几个因素：o用于连接时钟树的连线o钟树的拓扑结构o时钟的驱动o时钟线的负载o时钟的上升及下降时间在通常的FPGA设计中对时钟偏差的控制主要有以下几种方法：o控制时钟信号尽量走可编程器件的的全局时钟网络。
在可编程器件中一般都有专门的时钟驱动器及全局时钟网络，不同种类、型号的可编程器件，它们中的全局时钟网络数量不同，因此要根据不同的设计需要选择含有合适数量全局时钟网络的可编程器件。
一般来说，走全局时钟网络的时钟信号到各使用端的延时小，时钟偏差很小，基本可以忽略不计。
o若设计中时钟信号数量很多，无法让所有的信号都走全局时钟网络，那么可以通过在设计中加约束的方法，控制不能走全局时钟网络的时钟信号的时钟偏差。
o异步接口时序裕度要足够大。
局部同步电路之间接口都可以看成是异步接口，比较典型的是设计中的高低频电路接口、I/O接口，那么接口电路中后一级触发器的建立-保持时间要满足要求，时序裕度要足够大。
o在系统时钟大于30MHz时，设计难度有所加大，建议采用流水线等设计方法。
建立时间和保持时间信号经过传输线到达接收端之后，就牵涉到建立时间和保持时间这两个时序参数，Setup/Hold time是测试芯片对输入信号和时钟信号之间的时间要求，也就是它们表征了时钟边沿触发前后数据需要在锁存器的输入持续时间，是芯片本身的特性。
建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间Setup time.如不满足Setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器；保持时间是指触发器的时钟信号上升沿到来以后，数据也必须保持一段时间，数据保持不变以便能够稳定读取（信号在器件内部通过连线和逻辑单元时，都有一定的延时。
延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。
信号的高低电平转换也需要一定的过渡时间。
）。
如果holdtime不够，数据便不能被有效读取并转换为输出。
如果数据信号在时钟边沿触发前后持续的时间分别超过建立时间和保持时间，那么这部分超过的分量分别称为建立时间裕量和保持时间裕量。
（这期间其实还涉及到竞争冒险的问题，也就是毛刺，稍后在研究，建立保持时间的存在即是触发器内部的特性又在屏蔽毛刺方面起到了一定的作用。
）其实建立时间就是在脉冲信号到来时，输入信号已经稳定等待的时间；而保持时间是信号脉冲到来后，而输入信号还没有到达下降沿的时间。
举个例子：建立时间就是你到朋友家做客去早了，但是主人还没回来，你等待的时间就是建立时间；保持时间就是进入房子后，逗留的（有效）时间。
当然在实际测试中我发现时钟信号也是存在抖动和偏移的。
虽然系统时序设计中对时钟信号的要求非常严格，因为我们所有的时序计算都是以恒定的时钟信号为基准。
但实际中时钟信号往往不可能那么理想，常会出现抖动(Jitter)和偏移（Skew）问题。
（估计没有真正稳定的信号）。
建立时间、保持时间、传播延时、组合逻辑延时都是什么呢？建立时间（Setup Time）是指触发器的时钟信号上升沿到来之前，数据保持稳定不变的时间。
输入信号应该提前时钟上升沿（如上升沿有效）T su 时间到达芯片，这个 T su 就是建立时间。
如果不满足建立时间要求，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器，或者说，该数据就会被永久“跳过”而未被“采样”。
举个例子：坐火车时需要提前到站检票安检，而不是一到火车站就可以乘坐，必须的提前到站的时间就是建立时间。
如果数据信号在时钟沿触发前的持续时间超过了建立时间 T su，那么这个时间间隔就叫做建立时间裕量。
保持时间（Hold Time）是指触发器的时钟信号上升沿到来之后，数据保持稳定不变的时间（数据保持不变以便能够稳定读取，如果保持时间不满足的话，那么数据便不能被有效读取并转换为输出）。
如果数据信号在时钟沿触发后的持续时间超过了保持时间T h，那么这个时间间隔就叫做保持时间裕量。
总结（Summary）：建立时间和保持时间这两个时序参数是测试芯片对输入信号和时钟信号之间的时间要求，也就是它们表征了时钟边沿触发前后数据需要在锁存器的输入持续时间，是芯片本身的特性。
其实，这期间其实还涉及到竞争冒险的问题，也就是毛刺，建立保持时间的存在即是触发器内部的特性又在屏蔽毛刺方面起到了一定的作用。
传播延迟（Propagation Delay）是指一个数字信号从器件（一般是DFF，符号表示为T cq）的输入端到输出端所需的时间。
一般在FPGA 中是指时钟上升沿之后延时T cq的时间，数据才到达寄存器Q 端。
区别于门传播延时：证明其对输入信号变化响应有多快，表示为信号通过该门所经历的时间，定义为输入信号和输出信号波形在50% 翻转点之间的时间。
组合逻辑延时（Combinational Logic Delay）是指两级寄存器之间的输出端 Q 到输入端 D 之间的组合逻辑延时，符号表示为 T logic 。
建立时间、保持时间和时序约束条件
1、什么是建立时间（Tsu）和保持时间（Th）
以上升沿锁存为例，建立时间是指在时钟翻转之前输入的数据D必须保持稳定的时间；保持时间是在时钟翻转之后输入数据D必须保持稳定的时间[1]。
如下图所示，一个数据要在上升沿被锁存，那么这个数据就要在时钟上升沿的建立时间和保持时间内保持稳定。
图1 建立时间和保持时间
建立时间与保持时间，是对触发器（或者寄存器）和锁存器而言，以能够稳定准确的锁存或者触发为目的，对其输入数据信号保持稳定的时间要求，具体数值与具体器件的内部结构特点密切相关，不能人为控制。
建立时间和保持时间在时序分析中是一个很重要的准备知识，弄清楚这个两个时间对时序分析的原理的理解很有帮助。
2、根据内部结构分析建立时间和保持时间
图2 经典的上升沿D触发器内部结构
关于为什么会有建立时间和保持时间，我曾试图从触发器或锁存器内部的结构去分析和证实，但是看了许多资料，由于触发器的内部结构有很多，所以分析方法很多，说法也很多。
下面我选两个比较经典的结构来分析一下建立时间和保持时间。
以经典边沿触发的D触发器为例子，从内部结构上分析一下D触发器建立时间和保持时间。
这个说明主要来源于EETOP的一篇帖子，其结构在维基百科的触发器词条可以得到验证。
如上图所示，这是一个上升沿触发的D触发器，需要注意的是，图中的6个与非门都是有延迟的，也就是在某一时刻输入组合逻辑的数据，在一段时间之后才能影响其输出，这是产生建立时间和保持时间要求的最根本原因。
首先，我们在假设所有的与非门的延迟为0，叙述一下这个触发器的整体工作流程。
当CLK=0时，与非门G3和G4的输出均为1，输出的1反馈到G1和G2作为输入，导致G1和G2的输出分别为D和/D，输出的D和/D又反馈到G3和G4；而G5和G6在此期间一直锁存着之前的数据，不受输入影响。
图3 CLK=0时触发器内部信号详情
当CLK=1时，与非门G3和G4的输出变为/D和D，输出到G5和G6作为输入，根据锁存器的原理，G5和G6最终会稳定的输出Q和/Q。
图4 CLK=1时触发器内部信号详情
然后我们把门电路的时延加上。
设G2和G1 的延迟为T1，当CLK=0时，如果D在时钟跳变前的T（T<T1）时间才从d1更新为d2，那么G1和G2在时钟跳变时刻的输出值肯定是d1和/d1，而不是d2和/d2，进而影响到G3和G4的输出。
如果要使得G1和G2的输出为d2和/d2，就必须要求D起码在时钟跳变之前的T1时间内维持d2稳定不变。
这个T1就是建立时间Tsu。
当CLK=1时，G3和G4的延迟为T2，当CLK=1时，如果D在时钟跳变之后的T（T<T2）时间从d2更新为d3，由于G3和G4的输出在T的时间内还保持为1，所以D的更新会影响G2和G1的输出，进而影响G3和G4的输出，进而影响G5和G6的输出，造成输出Q 和/Q不稳。
第二个例子是来自《数字集成电路——电路、系统和设计（第二版）》第7章的由多路开关构成的主从型正沿触发寄存器。
3、时序约束条件
理解时序约束之前必须先理解几个时间间隔的概念和由来。
首先是建立时间Tsu和保持时间Th，之前已有具体介绍。
寄存器的最大传播延迟Tcq，是指时钟翻转之后，信号从寄存器的输入D到输出Q的最大延时；
寄存器的最小传播延迟Tcdregister，是指时钟翻转之后，信号从寄存器的输入D到输出Q的最小延时；
电路的线延迟和组合逻辑最大延迟Tplogic，是指本级寄存器的输出到下级寄存器的输入之间的电路最大延迟；
电路的线延迟和组合逻辑最小延迟Tcdlogic，是指本级寄存器的输出到下级寄存器的输入之间的电路最小延迟；
时钟周期T的必须能容纳寄存器的最大传播延时、电路的最大延迟以及建立时间的要求，所以有T >= Tcq + Tplogic + Tsu。
此外，为了保证时序元件的输入数据在时钟边沿之后能维持足够长的时间，而不会引入新数据而造成输入不稳，所以要求寄存器最小传播延迟和电路最小延时要大于寄存器的保持时间：即：Th <= Tcdregister + Tcdlogic。
参考文献：
[1].《深入浅出玩转FPGA》特权同学北京航空航天大学出版社
[2].《数字集成电路——电路、系统和设计（第二版）》Jan M.Rabaey等著周润德等译电子工业出版社
[3]./viewthread.php?tid=308484&highlight=%BD%A8%C1%A2%CA%B1% BC%E4
[4]./wiki/Flip-flop_(electronics)。
