建立时间和保持时间和亚稳态之类一直都是概念类题的经典

数据传输模型（建⽴时间与保持时间）关于建⽴时间和保持时间的详细介绍以及相关例题可以参考以下⽂章：在介绍数据传输模型之前必须要了解的两个概念是建⽴时间和保持时间，下⾯就介绍⼀下建⽴时间和保持时间的含义及其物理意义？建⽴时间就是时钟触发事件来临之前，数据需要保持稳定的最⼩时间，以便数据能够被时钟正确的采样。

保持时间就是时钟触发事件来临之后，数据需要保持稳定的最⼩时间，以便数据能够被电路准确的传输。

可以通俗的理解为：时钟到来之前，数据需要提前准备好；时钟到来之后，数据还要稳定⼀段时间。

建⽴时间和保持时间组成了数据稳定的窗⼝，如下图所⽰。

下⾯看⼀种典型的上升沿 D 触发器，来说明建⽴时间和保持时间的由来。

G1~G4 与⾮门是维持阻塞电路，G5~G6 组成 RS 触发器。

时钟直接作⽤在 G2/G3 门上，时钟为低时 G2/G3 通道关闭，为⾼时通道打开，进⾏数据的采样传输。

但数据传输到 G2/G3 门之前，会经过 G4/G1 与⾮门，将引⼊时间延迟。

引⼊建⽴时间的概念，就是为了补偿数据在 G4/G1 门上的延迟。

即时钟到来之前，G2/G3 端的输⼊数据需要准备好，以便数据能够被正确的采样。

数据被时钟采样完毕后，传输到 RS 触发器进⾏锁存之前，也需要经过 G2/G3 门，也会引⼊延迟。

保持时间就是为了补偿数据在 G2/G3 门上的延迟。

即时钟到来之后，要保证数据能够正确的传输到 G6/G5 与⾮门输⼊端。

如果数据在传输中不满⾜建⽴时间或保持时间，则会处于亚稳态，导致传输出错。

1、数据发起时间沿和捕获时间沿CLK。

（1）输⼊端⼝到FPGA内部的第⼀级触发器；（2）FPGA内部寄存器之间的路径；（3）FPGA内部末级触发器到输出端⼝的路径；如果是hold的数据到达时间，则是从Capture Edge开始，再加上Tclka+Tco+Tdata；也即⽐setup的数据到达之间多了⼀个clk的时间。

这⾥是需要区分的，因为后⾯计算setup和hold的裕量时会⽤到。

建立时间、保持时间和时序约束条件1、什么是建立时间（Tsu）和保持时间（Th）以上升沿锁存为例，建立时间是指在时钟翻转之前输入的数据D必须保持稳定的时间；保持时间是在时钟翻转之后输入数据D必须保持稳定的时间[1]。

如下图所示，一个数据要在上升沿被锁存，那么这个数据就要在时钟上升沿的建立时间和保持时间内保持稳定。

图1 建立时间和保持时间建立时间与保持时间，是对触发器（或者寄存器）和锁存器而言，以能够稳定准确的锁存或者触发为目的，对其输入数据信号保持稳定的时间要求，具体数值与具体器件的内部结构特点密切相关，不能人为控制。

建立时间和保持时间在时序分析中是一个很重要的准备知识，弄清楚这个两个时间对时序分析的原理的理解很有帮助。

2、根据内部结构分析建立时间和保持时间图2 经典的上升沿D触发器内部结构关于为什么会有建立时间和保持时间，我曾试图从触发器或锁存器内部的结构去分析和证实，但是看了许多资料，由于触发器的内部结构有很多，所以分析方法很多，说法也很多。

下面我选两个比较经典的结构来分析一下建立时间和保持时间。

以经典边沿触发的D触发器为例子，从内部结构上分析一下D触发器建立时间和保持时间。

这个说明主要来源于EETOP的一篇帖子，其结构在维基百科的触发器词条可以得到验证。

如上图所示，这是一个上升沿触发的D触发器，需要注意的是，图中的6个与非门都是有延迟的，也就是在某一时刻输入组合逻辑的数据，在一段时间之后才能影响其输出，这是产生建立时间和保持时间要求的最根本原因。

首先，我们在假设所有的与非门的延迟为0，叙述一下这个触发器的整体工作流程。

当CLK=0时，与非门G3和G4的输出均为1，输出的1反馈到G1和G2作为输入，导致G1和G2的输出分别为D和/D，输出的D和/D又反馈到G3和G4；而G5和G6在此期间一直锁存着之前的数据，不受输入影响。

图3 CLK=0时触发器内部信号详情当CLK=1时，与非门G3和G4的输出变为/D和D，输出到G5和G6作为输入，根据锁存器的原理，G5和G6最终会稳定的输出Q和/Q。

静态时序分析的基本概念和⽬的内容：静态时序分析的概念与⽬的与时钟相关的时序特性静态时序分析（Statistic）时钟sdc静态时序分析的概念和⽬的时序路径与关键路径时序路径：是⼀个点到另⼀个点的数据通路，数据沿着时序路径进⾏传递，每条时序路径有⼀个起点(Startpoint)和⼀个终点(Endpoint)。

起点可以是：数据输⼊端⼝，触发器或寄存器的时钟引脚。

终点可以是：数据输出端⼝，时序器件的除时钟引脚外的所有输⼊引脚。

因此时序路径可以是数据输⼊端⼝到寄存器、寄存器到寄存器、寄存器到输出端⼝、输⼊端⼝到输出端⼝。

如下图电路中存在4条路径：从输⼊端⼝A到FF1的D端；从FF1的CLK端到FF2的D端；从FF2的CLK端到输出端⼝Z；从输⼊端⼝A到输出端⼝Z。

⼀般情况下，路径1、2、3是最常见的，路径4⽐较少见。

关键路径：路径的特性是存在延时，其中延时最长的⼀条称为关键路径。

常见的时序路径约束在进⾏约束前，需要了解触发器的三个概念：建⽴时间、保持时间和亚稳态。

这⾥简单介绍这三个概念，更深⼊的介绍见《笔试题》、《亚稳态》。

建⽴时间指的是在时钟有效沿来之前数据必须保持稳定的⼀段时间，否则触发器锁存不住数据，⽤Tsu表⽰。

保持时间指的是在时钟有效沿来之后数据仍需保持稳定的⼀段时间，否则触发器锁存不住数据，⽤Th表⽰。

亚稳态：半导体⼚商在⼯艺库中规定了每个触发器的建⽴时间和保持时间参数。

如果数据在建⽴时间和保持时间中被采样，那么其输出是不可预知的，有可能是0，也有可能是1，这种未知的状态称为亚稳态。

了解这三个概念后，就可以对路径进⾏约束。

约束的⽬的就是为了确定寄存器是否满⾜建⽴时间（和保持时间）。

与时钟相关的时序特性时钟的时序特性主要分为抖动（Jitter）、偏移（Skew）和占空⽐失真（Duty Cycle Distortion）三种。

在低速设计中不需要考虑这些时序特性；但是在告诉设计中，由于这三种特性会造成普遍的时序问题。

Most people, most of the time, can only rely on themselves.悉心整理祝您一臂之力（WORD文档/A4打印/可编辑/页眉可删）模拟电路面试题和答案1、基尔霍夫定理的内容是什么？基尔霍夫定律包括电流定律和电压定律电流定律：在集总电路中，任何时刻，对任一节点，所有流出节点的支路电流的代数和恒等于零。

电压定律：在集总电路中，任何时刻，沿任一回路，所有支路电压的代数和恒等于零。

2、描述反馈电路的概念，列举他们的应用。

反馈，就是在电子系统中，把输出回路中的电量输入到输入回路中去。

反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。

负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。

电压负反馈的特点：电路的输出电压趋向于维持恒定。

电流负反馈的特点：电路的输出电流趋向于维持恒定。

3、有源滤波器和无源滤波器的区别无源滤波器：这种电路主要有无源元件R、L和C组成有源滤波器：集成运放和R、C组成，具有不用电感、体积小、重量轻等优点。

集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。

但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。

数字电路1、同步电路和异步电路的区别是什么？同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。

异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。

2、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？将两个门电路的输出端并联以实现与逻辑的功能成为线与。

在硬件上，要用OC门来实现，同时在输出端口加一个上拉电阻。

时序分析基础：Setuphold，跨时钟域处理和亚稳态⼀、建⽴时间和保持时间Setup/holdTsetup和Thold内数据都稳定时，data1和data2才会正常被D触发器采样⼆、什么是亚稳态百度百科上说亚稳态是指触发器⽆法在某个规定时间段内达到⼀个可确认的状态。

当⼀个触发器进⼊亚稳态时，既⽆法预测该单元的输出电平，也⽆法预测何时输出才能稳定在某个正确的电平上。

讲⼈话就是，亚稳态就是在建⽴时间或保持时间⾥数据处于不够稳定的状态、正在变化的状态，下⾯以单bit跨时钟域处理为例⼦。

三、单bit跨时钟域中的亚稳态处理先说什么是时钟域，打个⽐⽅，FPGA的主控芯⽚⼯作在系统时钟之下，系统时钟由晶振产⽣为50MHz，如果不分频，板内的所有资源都⼯作在系统时钟之下，那么这就是⼀个时钟域clk_a。

同⼀个时钟域下的信号，综合以及布线⼯具可以在data路径或者clock路径上插⼊buffer使得每⼀个D触发器的setup/hold时间都满⾜，这个时候可以简化⼀下模型，把系统时钟看成clk_a域的理想时钟，并在时钟上升沿D触发器采样（实际上是建⽴时间这个时间段采样的）。

那么当另⼀个时钟域的信号data_b来了（⼀般是外设的标志位或者数据组），就是跨时钟域了，就可能发⽣下图情况。

这时就产⽣了亚稳态，这个数据是不稳定的，可能采样到0，也可能采样到1。

可能会导致信号⽑刺、逻辑判断混乱、振荡等问题。

消除亚稳态有三种⽅法，⼀是⽤多级DFF来延时，俗称打两拍。

打⼀拍的verlog代码如下always@(posedge clk or negedge rst_n)if(!rst_n)data_r<=0;elsedata_r<=data_b;View Code这样就会发⽣下图情况在时钟的上升沿对clk_b域的data_b采样，并将其值赋给clk_a域的data_r。

亚稳态判读出的是1值，data_r就像上图中的data_r，是⼀个稳态值，亚稳态已经消去；亚稳态判读出的是0值，data_r就像上图中的data_r‘，也是⼀个稳态值，亚稳态已经消去。

EE笔试/面试题目集合分类--IC设计基础1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。

（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。

（未知）答案：FPGA是可编程ASIC。

ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。

根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。

与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）2、平板电容公式(C=εS/4πkd)。

（未知）3、最基本的如三极管曲线特性。

（未知）4、描述反馈电路的概念，列举他们的应用。

（仕兰微电子）5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。

（未知）8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。

（凹凸）9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。

（未知）10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。

（未知）11、画差放的两个输入管。

（凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。

并画出一个晶体管级的运放电路。

（仕兰微电子）13、用运算放大器组成一个10倍的放大器。

ic设计工程师面试常见问题_20个面试常见问题盘点IC设计工程师是一个从事IC开发，集成电路开发设计的职业。

随着中国IC 设计产业渐入佳境，越来越多的工程师加入到这个新兴产业中。

成为IC设计工程师所需门槛较高，往往需要有良好的数字电路系统及嵌入系统设计经验，了解ARM体系结构，良好的数字信号处理、音视频处理，图像处理及有一定的VLSI基础。

本文主要介绍的是IC设计工程师在面试中常遇到的问题盘点，具体的有20个跟随小编来一起看看吧。

一、什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。

异步逻辑是各时钟之间没有固定的因果关系。

同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。

改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。

异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。

二、同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。

异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。

三、为什么触发器要满足建立时间和保持时间？因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。

这就是为什么要用两级触发器来同步异步输入信号。

这样做可以防止由于异步输入信号对于本级时钟可能不。

建立时间和保持时间giltch1.jpg图1建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。

如图1 。

数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。

QUOTE:DC，建立时间不满足，只能重新综合设计，并以违例路径为目标进行优化，以及对涉及到违例的组合逻辑以及子模块加紧约束。

保持时间不满足，可在布图前或者布图后再修改这些违例，通常布图后再修改。

因为布图前综合，时序分析采用统计线载模型，在布局前修正保持时间违例可能会导致布图后建立时间违例。

QUOTE:1、setup time的意义：为什么Data需要在Clock到达之前到达？其实在实际的问题中，setup time并不一定是大于零的，因为Clock到达时刻并不等同于latch的传输门A关闭的时刻（更何况这种关闭并不是绝对的和瞬间完成的），这之间有一个未知的延迟时间。

为使问题简化，假设Clock的到达时刻为传输门A关闭、传输们B打开的时刻。

如果Data没有在这之前足够早的时刻到达，那么很有可能内部的feedback线路上的电压还没有达到足够使得inv1翻转的地步（因为inv0有延时，Data有slope，传输门B打开后原来的Q值将通过inv2迫使feedback保持原来的值）。

如果这种竞争的情况发生，Q的旧值将有可能获胜，使Q不能够寄存住正确的Data值；当然如果feedback上的电压已经达到了足够大的程度也有可能在竞争中取胜，使得Q能够正确输出。

如果inv0、inv1和inv2的延时较大（Data的变化影响feedback和Q的时间越长），那么为了保证正确性就需要更大的setup time。

数字I C设计经典笔试题work Information Technology Company.2020YEAR数字IC设计经典笔试题张戎王舵蒋鹏程王福生袁波摘要本文搜集了近年来数字IC设计公司的经典笔试题目，内容涵盖FPGA、VerilogHDL编程和IC设计基础知识。

AbstractThis article includes some classical tests which have been introduced into interview by companies in digital IC designing in recent years. These tests are varied from FPGA，verlog HDL to base knowledge in IC designing.关键词FPGA VerilogHDL IC设计引言近年来，国内的IC设计公司逐渐增多，IC公司对人才的要求也不断提高，不仅反映在对相关项目经验的要求，更体现在专业笔试题目难度的增加和广度的延伸。

为参加数字IC设计公司的笔试做准备，我们需要提前熟悉那些在笔试中出现的经典题目。

IC设计基础1：什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。

异步逻辑是各时钟之间没有固定的因果关系。

同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。

改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。

异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。

2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。

The way to grow is to know how to shut up and work hard, to be low-key and humble, to learn to be strong, and to be the person you want to be in every cherished day.（WORD文档/A4打印/可编辑/页眉可删）数字电路面试题及答案同步电路和异步电路的区别是什么？（仕兰微电子）异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。

也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。

电路的稳定需要有可靠的建立时间和持时间，待下面介绍。

同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。

这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。

比如Ｄ触发器，当上升延到来时，寄存器把Ｄ端的电平传到Ｑ输出端。

下面介绍一下建立保持时间的问题。

建立时间(ｔｓｕ)是指在触发器的时钟上升沿到来以前，数据稳定不变的时间。

如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间(ｔｈ)是指在触发器的时钟上升沿到来以后，数据稳定不变的时间。

如果保持时间不够，数据同样不能被打入触发器。

数据稳定传输必须满足建立时间和保持时间的要求，否则电路就会出现逻辑错误。

在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。

异步逻辑是各时钟之间没有固定的因果关系组合电路与时序电路区别组合逻辑电路是具有一组输出和一组输入的非记忆性逻辑电路，它的基本特点是任何时刻的输出信号状态仅取决于该时刻各个输入信号状态的组合，而与电路在输入信号作用前的状态无关。