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基于FPGA的锁相环位同步提取电路设计锁相环（Phase-Locked Loop，PLL）是一种广泛应用于通信、控制及信号处理等领域的电路，能够实现频率同步和相位同步。
在本文中，我们将讨论基于FPGA的锁相环位同步提取电路设计。
首先，我们将介绍锁相环的基本原理。
锁相环由相位比较器、低通滤波器、VCO（Voltage-Controlled Oscillator）和分频器组成。
相位比较器用于比较参考信号和反馈信号的相位差，将相位差转换为电压差。
低通滤波器将电压差平滑处理，得到控制电压，用于控制VCO的频率。
VCO产生与输入信号频率相同的输出信号，通过分频器将输出信号分频后与参考信号进行比较，实现频率同步。
在基于FPGA的锁相环位同步提取电路设计中，我们的目标是实现一个能够提取输入信号的位同步信息的电路，其中输入信号可能包含多个周期不同的位同步序列。
首先，我们需要设计一个相位比较器，用于比较参考信号和输入信号的相位差。
可以使用FPGA中的数字时钟管理模块来实现相位比较器，将输入信号与参考信号都映射到固定的时钟边沿上，并通过计数器测量输入信号和参考信号之间的相位差。
然后，我们需要设计一个低通滤波器，用于平滑处理相位差。
可以使用FPGA中的滑动平均滤波器来实现低通滤波器，通过对相位差进行滑动平均运算，得到平滑的控制电压。
接下来，我们需要设计一个VCO，用于产生与输入信号频率相同的输出信号。
可以使用FPGA中的数字控制模块来实现VCO，通过调节VCO的控制电压来控制输出频率。
最后，我们需要设计一个分频器，将VCO的输出信号分频后与参考信号进行比较。
可以使用FPGA中的计数器来实现分频器，通过设置分频器的计数值来实现对VCO输出信号的分频。
在整个电路设计过程中，我们需要注意以下几点：1.选择合适的时钟频率和分辨率。
时钟频率要足够高，以满足输入信号的高速采样需求。
分辨率要足够高，以保证位同步信息的精确提取。
2.选择合适的滤波器参数。
![一种基于FPGA的位同步时钟提取方法及装置[发明专利]](https://uimg.taocdn.com/077e0be290c69ec3d4bb75ae.webp)
专利名称：一种基于FPGA的位同步时钟提取方法及装置专利类型：发明专利
发明人：丰泳翔,韩卓定,陈紫业,郑旎杉,陈小桥
申请号：CN201610994547.7
申请日：20161111
公开号：CN106533432A
公开日：
20170322
专利内容由知识产权出版社提供
摘要：本发明涉及通信技术领域，具体涉及一种基于FPGA的位同步时钟提取方法及装置，包括外部CK信号，包括信号发生模块、模拟信号传输模块、待测信号调理模块、信号处理模块、显示屏模块和键盘控制模块；外部CK信号输入信号发生模块，信号发生模块依次连接模拟信号传输模块、待测信号调理模块、信号处理模块、显示屏模块和键盘模块；信号发生模块用于产生测试m序列；模拟信号传输模块用于m序列滤波、衰减；待测信号调理模块用于m序列放大、整形；信号处理模块用于从m 序列提取位同步时钟信号；显示屏模块用于频率显示；键盘控制模块用于控制键盘。
该方法及装置利用m序列的自相关性质和新型锁相环方法，实现100kHz‑350kHz信号的位同步时钟提取，系统工作稳定。
申请人：武汉大学
地址：430072 湖北省武汉市武昌区珞珈山武汉大学
国籍：CN
代理机构：武汉科皓知识产权代理事务所(特殊普通合伙)
代理人：彭艳君
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一种基于FPGA的新型位同步时钟提取方案及实现2 位同步时钟提取方案的原理本文设计的方案可以从异步串行码流中提取位同步时钟信号，设计思想的基本出发点是在外部码流（code_in）的上升沿和本地时钟(clk)上跳沿相比较无非两种情况，如图1和图2所示：图1 码流滞后于本地时钟△T示意图图2码流超前于本地时钟△T示意图从码流上跳沿的角度来看,若将码流code_in与本地时钟clk进行逻辑相与，若相与结果为“1”则说明码流滞后于本地时钟，若为“0”则说明码流超前于本地时钟。
用VHDL语言描述为：if (code_in’event and code_in=’1’) thenif (code_in and clk)=’1’ thenq<=’1’elseq<=’0’end ifend if程序中输出信号q可作为控制电路的输入信号。
本设计方案的系统框图如图3所示：框图中，鉴相器作用是鉴别出码流和本地时钟的相位超前滞后关系，控制计数器采用双向计数器,鉴相器输出q作为控制计数器的计数方向输入，q为1则向上计数，q为0则向下计数。
控制计数器的计数输出用来控制相位调整选择模块的选择端。
相位调整选择模块由相位调整和相位选择功能。
图3 系统功能框图3 设计实现依据图3系统功能框图，利用Altera 公司的Quartus II 设计软件，采用自顶向下的模块化设计方法，用VHDL 语言和电路原理图混合输入设计对位同步时钟提取电路的各个部件分别进行设计。
本设计方案的鉴相器原理相对简单，不需要用VHDL语言设计，仅用两个与门和一个D触发器就可以实现，如图4 所示。
图中的的第二个与门(inst23)是为了实现D触发器的时钟输入端与数据输入端同步。
控制计数器设计使用QuartusII的MegaWizard Plug_InManager工具来实现一个简单的双向数器，计数方向由鉴相器输出q控制，q为1则计数器向上计数，q为0则计数器向下计数，计数系数由Count Modulus设定，设定的数值要求等于分频器的分频系数N。
FPGA（现场可编程门阵列）中的行同步信号和场同步信号是用于控制图像数据传输的信号。
行同步信号表示一行像素数据的起始和结束，而场同步信号表示一幅完整图像的开始和结束。
这些同步信号通常由图像采集设备生成，并作为输入信号传输到FPGA中。
在FPGA中，行同步信号和场同步信号可用于控制图像数据的读取和处理，以确保数据传输的正确性和完整性。
通过使用这些同步信号，FPGA可以准确地识别图像数据的起始和结束位置，以及处理每一行和整个图像的像素数据。
此外，FPGA还可以生成行场同步信号，以控制图像的显示或输出。
例如，VGA（视频图形阵列）接口中的行同步信号、场同步信号和像素时钟信号就是由FPGA生成的，用于控制VGA显示器的显示。
总而言之，行同步信号和场同步信号在FPGA图像处理中发挥着至关重要的作用，它们是确保图像数据正确传输和处理的关键因素。
xxxx学院毕业设计论文题目：基于单片机和FPGA的位同步信号提取专业班级：电子信息工程学生姓名：学号：完成日期：指导教师：评阅教师：2006 年6月湖南工程学院应用技术学院毕业设计(论文)诚信承诺书本人慎重承诺和声明：所撰写的《基于单片机和FPGA的位同步信号提取》是在指导老师的指导下自主完成，文中所有引文或引用数据、图表均已注解说明来源，本人愿意为由此引起的后果承担责任。
设计(论文)的研究成果归属学校所有。
学生(签名)年月日湖南工程学院应用技术学院毕业设计（论文）任务书设计（论文）题目：基于单片机和FPGA的位同步信号提取姓名专业电子信息工程班级 0281 学号 16指导老师刘正青职称实验师教研室主任刘望军一、基本任务及要求：本课题是设计一具有通用性的输入信号的位同步提取系统，系统可以实现10HZ~1MHZ的信号同步。
使用单片机进行实时控制现场可编程逻辑门阵列FPGA完成位同步信号提取，通过理论和实验研究，完成硬件电路和软件设计并试制样机，要求完成：1、单片机实时控制FPGA，完成实时频率跟踪测量和自动锁相；2、在FPGA 内部，设计完成以下部分：A、全数字锁相环DPLL，主要包含：数控振荡器、鉴相器、可控模分频器B、LED动态扫描电路、FPGA和单片机的数字接口，以完成两者之间的数字传递3、设计辅助电路：键盘、LED；二、进度安排及完成时间：（1）第二周至第四周：查阅资料、撰写文献综述和开题报告；（2）第五周至第六周：毕业实习；（3）第六周至第七周：项目设计的总体框架：各个模块以及各个模块之间的关系确定，各个模块的方案选择与各个模块的所用主要器件的确定；（4）第八周至第十三周：各个模块的主要器件熟悉及相关知识的熟悉；各个模块的具体任务实现：硬件电路、软件编程；（5）第十四周至第十五周：系统的总体仿真与调试（6）第十六周至第十七周：撰写设计说明书；（7）第十八周：毕业设计答辩；目录摘要........................................................................................................ 错误！未定义书签。
FPGA位同步信号提取1. 简介FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，能够根据用户的需求进行重新配置，实现各种不同的数字电路功能。
在FPGA设计中，位同步信号提取是一个重要的任务，它能够从输入信号中提取出同步信息，用于控制和协调各个模块之间的操作。
本文将介绍FPGA位同步信号提取的原理、方法和实现步骤，并且详细说明如何使用FPGA设计工具进行开发。
2. 原理在FPGA设计中，通常会涉及到多个时钟域（clock domain），每个时钟域都有自己的时钟信号。
由于不同时钟域的时钟频率可能不同，因此需要一种机制来确保数据在不同时钟域之间正确地传输和处理。
这就是位同步（bit-level synchronization）的概念。
位同步信号提取就是从输入信号中提取出用于位同步的控制信息。
这些控制信息通常包括数据有效性标志（valid flag）和数据使能标志（enable flag）。
通过这些标志，可以确定数据何时有效以及何时可以被处理。
3. 方法3.1 插入寄存器为了实现位同步信号提取，通常需要在输入信号路径上插入寄存器。
寄存器能够将输入信号同步到目标时钟域的时钟边沿，确保数据在时序上的正确性。
具体方法是，在输入信号路径上插入一个寄存器，并将寄存器的时钟与目标时钟域的时钟相连接。
这样，输入信号就会在目标时钟边沿被锁存，从而达到位同步的效果。
3.2 控制逻辑设计除了插入寄存器外，还需要设计控制逻辑来提取位同步信号。
控制逻辑通常包括状态机（state machine）和组合逻辑电路。
状态机用于控制数据有效性标志和数据使能标志的生成和更新。
它根据输入信号的状态和当前状态来确定下一状态，并输出相应的控制信号。
组合逻辑电路用于根据输入信号和当前状态来生成数据使能标志。
它可以根据需要进行逻辑运算、比较操作等，以判断数据是否有效并生成相应的使能标志。
3.3 时序约束设置为了确保FPGA设计满足时序要求，需要设置正确的时序约束。
FPGA位同步信号提取1. 引言FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，可以通过编程实现不同的电路功能。
在许多应用中，需要对FPGA进行位同步信号提取，以确保各个模块之间的数据传输和处理的准确性和一致性。
本文将详细介绍FPGA位同步信号提取的原理、方法和实现过程。
2. 原理在FPGA中，位同步信号提取是指从输入数据中提取一个用于同步各个模块的时钟信号。
这个时钟信号通常由一个稳定的时钟源产生，并被分配给FPGA内部的各个模块。
位同步信号提取有两个主要任务：检测输入数据中的时钟边沿，以及生成一个与输入数据频率相匹配的稳定时钟。
2.1 时钟边沿检测在FPGA中，通常使用触发器来检测输入数据中的时钟边沿。
触发器是一种存储元件，在时钟上升沿或下降沿触发时将输入数据存储到输出端口。
通过检测触发器输出端口的变化，可以确定输入数据中是否存在时钟边沿。
常见的触发器类型包括D触发器、JK触发器和T触发器。
这些触发器可以根据需要进行级联，以实现更复杂的时钟边沿检测功能。
在FPGA中，可以使用硬件描述语言（如Verilog或VHDL）来描述和实现这些触发器电路。
2.2 稳定时钟生成一旦检测到输入数据中的时钟边沿，需要生成一个稳定的时钟信号，并将其分配给FPGA内部的各个模块。
稳定的时钟信号通常由一个PLL（Phase-Locked Loop）电路来生成。
PLL是一种反馈控制系统，可以根据输入参考时钟的相位和频率来生成一个稳定的输出时钟。
PLL通常由相位比较器、环形振荡器和反馈回路组成。
相位比较器用于比较输入参考时钟和反馈时钟之间的相位差，并产生一个控制信号。
环形振荡器根据控制信号调整自身的振荡频率，使得反馈时钟与输入参考时钟保持同步。
通过不断调整振荡频率，PLL能够自动消除相位差，并生成稳定的输出时钟。
3. 方法在FPGA中实现位同步信号提取有多种方法，下面将介绍两种常用的方法：基于触发器的位同步信号提取和基于PLL的位同步信号提取。
东南大学硕士学位论文基于OFDM技术的PLC通信系统中同步算法的研究及其FPGA实现姓名：***申请学位级别：硕士专业：信号与信息处理指导教师：***20060601东南人学颀Ｉ‘学位论文图３．６Ｍ（玎）的形状曲线在接收端，当接收机发现Ｍ（门）的输山值在一段时间内保持大于某个门限时，则认为有信号到达，于是在随后的一段时间内搜索膨（撑）的最大值，认为最大值处为帧头起始点。
其实。
这个晟大值只要落入上图所示的平坦区域，则认为帧头被正确捕获。
虽然从某种角度来说，这个帧头捕获函数具有一定的模糊性，但是它实现简单，可以最快得捕捉帧头，并且并不影响后面频偏估计等子同步算法。
而随后还有精细同步模块来给出精确的定时位置。
存在频偏和高斯噪声时的包头捕获前面提到在设计合理的同步方案时需要考虑到时偏和频偏的相互影响，如定时的准确是以频率偏移己纠正为前提条件，频率偏移的估计算法又是以定时准确为前提等；帧头捕获是实现同步功能的第一块，因此不希望它的性能是以其他同步子模块为前提的。
本文中所使用帧头捕获方式确实可以做剑。
设接收到的信号，（厅）受频偏△厂＝ｐ＋Ｄ）；和高斯噪卢Ｖ∽）影响，。
是离号争最近的整数，ｓ为纯小数，且川≤０．５。
，（以）：（ｓ（一）＋ｖ（玎））Ｐ埘勺ｎＴ：（Ｊ（一）＋ｖ（行））Ｐ肺寻（式３—２）州＝芝Ⅺ＋向，ｏ＋ｔ＋加“（式３－３）＝丑Ｉ《Ｈ＋七）１２协＋置矿（Ｈ＋ｔ＋肋＋＇伽＋宣心（＂＋ｔ＋＾Ｄ＋’伽＋七）ｖ＋（Ｈ＋ｔ＋加】，“Ｒ（”）：Ｎ－Ｉ∑ｌｒ（ｎ＋ｋ）ｌｚ：篁Ｉ（ｓｏ＋Ｊｉ｝）＋，伽＋七））ｅ’２”警ＩｚＲ（”）＝２＝∑㈨月＋Ｊｉ｝）＋Ｖ（月＋七））ｅ”８可ｒ…ｋ＝Ｏ（式３—４）＝∑ＩＪ（月＋ｔ）＋ｖ（ｎ＋女）１２东南人学颀Ｉ学位论文胄。
（”）＝∑Ｉ，（＂＋女＋Ⅳ）Ｊ２＝∑㈨Ⅳ＋ｔ＋Ⅳ）＋ｖ如＋ｋ＋Ｎ））ｅＳ２＇ｗ！ｆｆ－一“‘。
（式３－５）＝∑ｌＪ（Ⅳ＋女）＋ｖ（ｎ＋☆）１２由上面二个式张明，帧头捕获函数肘（玎）２丽ＩＰ砰（ｎ）洄［２不含与频偏有关的囚子，所以其函数形状主要受－姨头训练符号自身的统计特性和噪卢影响，而与频偏无关。
摘要同步是通信系统中很重要的一个过程，它可以使通信系统更稳定、更可靠、更准确，它是数字通信系统有顺序进行的技术支撑。
同步分为位同步、帧同步和载波同步，我们对数字通信信号的同步除了载波同步和帧同步之外，还要进行位同步。
位同步也就是保证接收端准确有效抽样判决数字基带信号序列的基础，一般位同步信号从解调后的基带信号中提取出来，同时也可以从已调频带信号当中直接提取位同步信号，一般可以进行一元中央位置采样的决定，最好是在接收元素结束时间采样的决定。
位同步有插入导频法（一种外同步法）和直接法（一种自同步法），本文运用了数字锁相法提取位同步电路的方案，以大规模可编程逻辑器件FPGA为主控制器，以VHDL硬件描述语言为主要语言对其进行在线编程，在QuartusⅡ软件工具中进行仿真和调试，以达到功耗低、成本低、效率高的技术要求。
关键词：位同步；数字锁相电路；FPGA；VHDL；QuartusⅡABSTRACTSynchronization is a very important process in communication system, it can make the system more stable, more reliable, more accurate, it is the digital communication system has the technical support of the order. Synchronization is divided into bit synchronization, frame synchronization and carrier synchronization, we on the digital communication signal in addition to frame and carrier synchronization and bit synchronization. Bit synchronization is the basis to ensure the correct and effective decision receiver sampling digital baseband signal sequence,general synchronization signal is extracted from the baseband demodulated signals, but also can directly extract bit synchronization signal from the frequency band signal has, in general can be a central position sampling decisions, preferably in the receiving elements in the end time sampling decision. Bit synchronization is the pilot insertion method (a kind of external synchronization method) and direct method (a self synchronizing method), this paper uses digital PLL method of bit synchronization circuit extraction, with the large-scale programmable logic device FPGA as the main controller, using the VHDL hardware description language is the main language of the online programming, simulation and debugging in QuartusⅡsoftware tools, to meet the requirements of low power consumption, low cost, high efficiency technologyKeywords: Bit synchronization (symbol extraction process); digital phase locked loop circuit (bit synchronization circuit); FPGA; VHDL; QuartusⅡ目录摘要 (I)ABSTRACT (II)第1章绪论 (1)第2章同步技术 (3)2.1 同步技术 (3)2.2 同步的分类 (3)2.3 位同步 (3)2.3.1 位同步方法 (4)2.3.2 位同步系统性能指标 (5)第3章基于FPGA设计流程的介绍 (7)3.1 FPGA器件概述 (7)3.2 FPGA设计操作流程 (7)第4章微分型位同步的FPGA实现 (11)4.1 微分型位同步原理 (11)4.2 微分鉴相模块的VHDL实现 (12)4.3 双相时钟信号的VHDL实现 (16)4.4 单稳触发器的VHDL实现 (17)4.5 控制及分频模块的VHDL实现 (19)第5章系统仿真与结果分析 (21)5.1 顶层模块的VHDL实现 (21)5.2 系统的整体仿真与结果分析 (24)结论 (25)参考文献 (26)致谢 (27)第1章绪论在数字通信系统中，要准确的恢复信号，接收端和发送端就必须保持严格同步。
在数字通信系统中，同步又称为定时，是指收发双方在时间上保持步调一致。
同步系统性能的优劣将直接影响数字通信的质量，甚至会影响数字通信能否正常运行。
可以说同步系统是保证数字通信系统正常工作的前提。
早在1970那一年，胎膜早破（可编程只读存储器）是最古老的PLD的出现，它是可编程的只读存储器，它不能被擦除和重写，只能写一次，而在20世纪70年代中期，又出现了PLA（Programmable Logic Array），也就是可编程逻辑阵列。
可编程阵列逻辑PAL（可编程逻辑阵列）1977美国AMD装置第一，这是一个熔丝编程。
大约在1985年，Lattice公司率先发明GAL（Generic Array Logic），也就是通用阵列逻辑器件，该装置可电擦除，可编程，设置加密位PLD等，然而Altera 公司推出最晚的却是可擦除可编程逻辑器件—EPLD（Erasable PLD），它是在20世纪80年代中期推出的。
880年底，格是在系统可编程技术提出了ISP（在系统编程），它还推出了一系列的在系统可编程逻辑器件（EPLD器件）。
1985现场可编程的概念被首次提出，赛灵思公司，在同一时间，世界上第一个生产的FPGA （现场可编程门阵列，现场可编程门阵列）装置。
而在1995年，Xilinx公司又推出了XC4025，它的可用门数达到了25000门。
PLD的分类:（1）PROM 即可编程只读存储器（Programmable Read Only Memory)（2）可编程逻辑阵列PLA（Programmable logic array PLA）（3）可编程逻辑阵列PAL（Programmable logic array PAL）（4）通用逻辑阵列GAL（Generic array logic GAL）（5）即可擦除可编程器件EPLD （Erasable Programmable Logic Device）（6）复杂可编程逻辑器件CPLD （Complex PLD）（7）即现场可编程门阵列FPGA（Field Programmable Gates Array）现场可编程门阵（FPGA）是PAL、GAL、EPLD等可编程器件的进一步发展的产物。
它是作为ASIC领域中的一种半定制电路而出现的，不仅克服了原本可编程器件门电路门数量有限等缺点，还解决了定制电路的不足。
在第二十世纪中叶80年代，FPGA是一种高密度可编程逻辑器件，数组类型，它和我们以前所介绍的可编程逻辑器件是有所不同的。
FPGA由逻辑功能块排成阵列组成，还有可编程的互连资源连接等这些逻辑功能块以及还有相应的输入\输出单元来共同实现不同的设计。
这其中，FPGA的功能是由逻辑结构的配置数据而决定。
同时，存储在片上SRAM 或熔断器的配置数据。
基于SRAM 的FPGA 器件，同时，存储在片上SRAM 或熔断器的配置数据。
用户可以控制加载过程，在现场修改器件的逻辑功能，即所谓的现场可编程。
Quartus Ⅱ8.0是Altera 公司新近推出的EDA 软件工具，其设计工具完全支持VHDL 、Verilog 的设计流程，其内部嵌有VHDL 、Verilog 逻辑综合器。
第三方的综合工具，如Leonardo Spectrum 、Synplify Pro 、FPGA Compiler Ⅱ有着更好的综合效果，因此通常建议使用这些工具来完成VHDL/Verilog 源程序的综合。
Quartus Ⅱ可以直接调用这些第三方工具。
同样，Quartus Ⅱ具备仿真功能，也支持第三方工具，如Modelsim 。
此外，Quartus Ⅱ为Altera DSP 开发包进行系统模型设计提供了集成综合环境，它与MATLAB 和DSP Builder 结合可以进行基于FPGA的DSP 系统开发，是DSP 硬件系统实现的关键EDA 工具。
Quartus Ⅱ还可以与SOPCBuilder 结合，实现SOPC 系统开发本文主要研究一种位同步电路的FPGA 实现，其研究的主要内容是：理解位同步的概念及实现方法，建立位同步控制器模型，以FPGA 为主控器，设计一个位同步控制器，并完成各模块电路测试激励程序的设计。
任务：（1）掌握常用的位同步方法及实现原理；（2）完成微分型位同步的设计与仿真；（3）完成积分型位同步的设计与仿真；（4）建立数字锁相环法仿真模型并完成功能仿真；（5）完成数字锁相环法位同步的设计与仿真；技术要求：（1）完成测试激励信号源的设计；（2）相位误差 C ︒≤1e θ；（3）同步带宽KHz f 1≥∆；第2章同步技术2.1 同步技术在数字通信系统中，要准确的恢复信号，接收端和发送端就必须保持严格同步。
在数字通信系统中，同步又称为定时，是指收发双方在时间上保持步调一致。
同步系统性能的优劣将直接影响数字通信的质量，甚至会影响数字通信能否正常运行。
可以说同步系统是保证数字通信系统正常工作的前提。
2.2 同步的分类同步是通信系统中很重要的一个过程，它可以使通信系统更稳定、更可靠、更准确，它是数字通信系统有顺序进行的技术支撑。
