高速PCB设计中的阻抗控制
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高速电路设计中,走线的等长、关键信号的阻抗控制、差分走线的设置 -- infohunter...(转载)
摘要：本文首先简述了高性能ARM9微处理器EP9315集成的外设接口及硬件结构框架，提出了当前高速电路设计中的问题；然后，详细介绍了利用Allegro实现嵌入式系统中SDRAM和IDE总线接口的电路设计；最后以Cirrus Logic公司的CS8952为例，阐述了物理层接口芯片的布线准则及其在Allegro中的实现。
关键词：嵌入式系统； Allegro；等长；差分对；阻抗控制引言随着嵌入式微处理器主频的不断提高，信号的传输处理速度越来越快，当系统时钟频率达到100 MHZ以上,传统的电路设计方法和软件已无法满足高速电路设计的要求。
在高速电路设计中，走线的等长、关键信号的阻抗控制、差分走线的设置等越来越重要。
笔者所在的武汉华中科技大学与武汉中科院岩土力学所智能仪器室合作，以ARM9微处理器EP9315为核心的嵌入式系统完成工程检测仪的开发。
其中在该嵌入式系统硬件电路设计中的SDRAM和IDE等长走线、关键信号的阻抗控制和差分走线是本文的重点,同时以cirrus logic公司的网络物理层接口芯片cs8952为例详细介绍了网络部分的硬件电路设计，为同类高速硬件电路设计提供了一种可借鉴的方法。
2 硬件平台2.1 主要芯片本设计采用的嵌入式微处理器是Cirrus Logic公司2004年7月推出的EP93XX系列中的高端产品EP9315。
该微处理器是高度集成的片上系统处理器，拥有200兆赫工作频率的ARM920T内核，它具有ARM920T内核所有的优异性能,其中丰富的集成外设接口包括PCMCIA、接口图形加速器、可接两组设备的EIDE、1/10/100Mbps以太网MAC、3个2.0全速HOST USB、专用SDRAM通道的LCD接口、触摸屏接口、SPI串行外设接口、AC97接口、6通道I2S接口和8*8键盘扫描接口，并且支持4组32位SDRAM的无缝连接等。
主芯片丰富的外设接口大大简化了系统硬件电路，除了网络控制部分配合使用Cirrus Logic 公司的100Base-X/10Base-T物理层（PHY）接口芯片CS8952外，其他功能模块无需增加额外的控制芯片。
高速PCB设计中的阻抗控制
高速数字电路PCB设计中的阻抗控制（转载）随着半导体工艺的飞速发展，IC器件集成度和工作时钟频率不断提高。
以往在一块比较复杂的PCB上的高速网线只有几根或几十根，现在则是在一块PCB上只有几根或几十根网线不是高速信号线；以往认为数字电路设计只要把握逻辑正确，物理连线似乎只要连接上就能使电路正常工作；而现在越来越多的电子产品设计体现出高速、高性能、高密度和高复杂度的特点，尤其在通讯、计算机、航空航天以及图象处理等领域。
系统的主频越来越高，更加严重的挑战来自半导体工艺技术的进步，日渐精细的工艺技术使得晶体管尺寸越来越小，因而器件的信号跳变沿也就越来越快，从而导致更加严重的高速数字电路系统设计领域的信号完整性问题：传输线效应(反射、时延、振铃、及信号的过冲与欠冲)、信号问串扰等。
为此，电子系统设计师必须从传统的设计方法向现代的电子系统设计方法转变，这既是形势需要，也是发展的必然趋势。
1 高速数字电路概念1．1 什么是高速数字电路PCB上的高速电路设计，主要是以器件和连接器件的印制线为主要分析对象的。
以往在器件的时钟频率不是很高、时钟的上升或下降沿变化不是很陡的情形下，可以用集总参数的形式来表示印制线，而当器件的时钟频率变得很高时(比如：超过50MHz)，时钟的上升或下降沿很小时(一般地在1ns～5ns之间)，这时就不能将印制线用集总参数来表示，必须引入分布参数来表示印制线特性，这就是传输线的概念(图1)。
关于传输线的分析是高速PCB 设计当中最基本也是最核心的部分，下面简要介绍传输线的定义和高速电路设计相关的一些概念。
国际上通常对PCB上的传输线没有确切的具体定义，现在被大家普遍接受的约定如下：即当信号从驱动端到接收端的印制线上的延时大于等于上升或下降沿的l/ 时(即Tpd≥0.5Trist(Tfdl))。
这时就必须将此印制线当成传输线来分析，更为保守一点的定义是信号在走线上传播延时或。
1.2 PGB的板层材料和板层结构图2所示是一个标准6层PCB的断面层结构示意图，其它多层PCB的层设置与此相似。
PCB设计的阻抗控制和阻抗匹配
重要性，电路板出故障或问题的概率， 为一个电容（ 图 １ － １） 。
阻抗控制的精度就越低。
电路中信号的完整性，电路的 Ｅ Ｍ Ｉ 和
（４ ）容易造成焊锡短路，可能会增
ＥＭＣ 特性。但是随着产品的可靠性发展
加产品的成本。
和越来越受到重视，在设计时不再是
ＰＣＢ 的各层分布一般是对称的。不
简单的导线连接，必须考虑电路中信
Key words: Reliability; Characteristic Impedance; Impedance Controlling; Impedance match
CLC number: TN306
Document code:A
Article ID:1003-0107(2005)04-0029-03
４３００６８）
Huang Shuwei, Zhao Danling1
(Hubei University of Technology,
Wuhan 430068,China)
摘 要： 阻抗设计是 ＰＣＢ 可靠性设计的一个重要环节。本文从多层 ＰＣＢ 板叠层的设计原理、特性阻抗的
计算方法、严格的阻抗控制，来保证阻抗匹配，实现 Ｐ Ｃ Ｂ 的可靠性，使产品稳定的工作。
号完全相等。这就是说， 应将信号对称 别是在高频电路中，特性阻抗主要取 特性阻抗是否一致，是否匹配。因此，
地布线在内部地线层的两侧。这样做 决于连线的单位分布电容和单位分布 在 Ｐ Ｃ Ｂ 设计的可靠性设计中有两个概
的优点是容易控制阻抗和环流；缺点 电感带来的分布阻抗。理想传输线的 念是我们必须注意的。
印制电路板上导线的特性阻抗是
传输线的特性阻抗只与信号连线 电路板设计的一个重要指标，特别是
PCB阻抗设计与阻抗设计软件Polar的使用
ＰＣＢ阻抗设计与阻抗设计软件Ｐolａｒ的使用 随着 PCB 信号切换速度不断增长，当今的 PCB 设计厂商需要理解和控制 PCB 迹线的阻抗。
相应于现代数字电路较短的信号传输时间和较高的时钟速率，PCB 迹线不再是简单的连接，而是传输线。
在实际情况中，需要在数字边际速度高于1ns 或模拟频率超过300Mhz时控制迹线阻抗。
PCB 迹线的关键参数之一是其特性阻抗（即波沿信号传输线路传送时电压与电流的比值）。
印制电路板上导线的特性阻抗是电路板设计的一个重要指标，特别是在高频电路的PCB设计中，必须考虑导线的特性阻抗和器件或信号所要求的特性阻抗是否一致，是否匹配。
这就涉及到两个概念：阻抗控制与阻抗匹配，本文重点讨论阻抗控制和叠层设计的问题。
阻抗控制阻抗控制(eImpedance Controling)，线路板中的导体中会有各种信号的传递，为提高其传输速率而必须提高其频率，线路本身若因蚀刻，叠层厚度，导线宽度等不同因素，将会造成阻抗值得变化，使其信号失真。
故在高速线路板上的导体，其阻抗值应控制在某一范围之内，称为―阻抗控制‖。
PCB 迹线的阻抗将由其感应和电容性电感、电阻和电导系数确定。
影响PCB走线的阻抗的因素主要有: 铜线的宽度、铜线的厚度、介质的介电常数、介质的厚度、焊盘的厚度、地线的路径、走线周边的走线等。
PCB 阻抗的范围是 25 至120 欧姆。
在实际情况下，PCB 传输线路通常由一个导线迹线、一个或多个参考层和绝缘材质组成。
迹线和板层构成了控制阻抗。
PCB 将常常采用多层结构，并且控制阻抗也可以采用各种方式来构建。
但是，无论使用什么方式，阻抗值都将由其物理结构和绝缘材料的电子特性决定：●信号迹线的宽度和厚度●迹线两侧的内核或预填材质的高度●迹线和板层的配置●内核和预填材质的绝缘常数PCB传输线主要有两种形式：微带线（Microstrip）与带状线（Stripline）。
微带线（Microstrip）：微带线是一根带状导线，指只有一边存在参考平面的传输线，顶部和侧边都曝置于空气中（也可上敷涂覆层），位于绝缘常数 Er 线路板的表面之上，以电源或接地层为参考。
高速数字电路PCB设计中的阻抗控制
环测威官网：/阻抗控制技术在高速数字电路设计中非常重要，其中必须采用有效的方法来确保高速PCB 的优异性能。
PCB上高速电路传输线的阻抗计算及阻抗控制•传输线上的等效模型图1显示了传输线对PCB的等效影响，这是一种包括串联和多电容，电阻和电感（RLGC 模型）的结构。
串联电阻的典型值在0.25至0.55欧姆/英尺的范围内，并且多个电阻器的电阻值通常保持相当高。
随着PCB传输线中增加的寄生电阻，电容和电感，传输线上的总阻抗被称为特征阻抗（Z 0）。
在线直径大，线接近电源/接地或介电常数高的条件下，特征阻抗值相对较小。
图3示出了具有长度dz的传输线的等效模型，基于该模型，传输线的特征阻抗可以推导为公式：。
在这个公式中，L“传感线”是指传输线上每个单位长度的电感，而C是指传输线上每个单位长度的电容。
环测威官网：/在上面的公式中，Z 0表示阻抗（欧姆），W表示线的宽度（英寸），T表示线的粗细（英寸），H表示到地面的距离（英寸），是指衬底的相对介电常数，t PD是指延迟时间（ps / inch）。
•传输线的阻抗控制布局规则基于上述分析，阻抗和信号的单位延迟与信号频率无关，但与电路板结构，电路板材料的相对介电常数和布线的物理属性有关。
这一结论对于理解高速PCB和高速PCB设计非常重要。
而且，外层信号传输线的传输速度比内层传输速度快得多，因此关键线布局的排列必须考虑这些因素。
阻抗控制是实现信号传输的重要前提。
但是，根据传输线的电路板结构和阻抗计算公式，阻抗仅取决于PCB材料和PCB层结构，同一线路的线宽和布线特性不变。
因此，线路的阻抗在PCB的不同层上不会改变，这在高速电路设计中是不允许的。
本文设计了一种高密度高速PCB，板上大多数信号都有阻抗要求。
例如，CPCI信号线的阻抗应为650欧姆，差分信号为100欧姆，其他信号均为50欧姆。
根据PCB布线空间，必须使用至少十层布线，并确定16层PCB设计方案。
由于电路板的整体厚度不能超过2mm，因此在堆叠方面存在一些困难，需要考虑以下问题：1）。
PCB设计中通孔的阻抗控制及其对信号完整性的影响
PCB设计中通孔的阻抗控制及其对信号完整性的影响在PCB设计中，通孔的阻抗控制对于保证信号完整性至关重要。
通孔的阻抗是指通孔对信号传输的阻碍程度，它的大小取决于通孔的形状、长度、直径以及周围的介质常数等因素。
通孔的阻抗控制可以通过正确选择通孔的设计参数和合适的布局方法来实现。
首先，通孔的形状对其阻抗有着重要影响。
传统的圆形通孔是最常见的，但其阻抗变化较大，难以控制。
近年来，随着高速信号传输技术的发展，在PCB设计中使用圆形通孔往往无法满足对阻抗的要求。
此时，常见的做法是使用矩形或椭圆形通孔，通过调整通孔的长短轴比例来控制阻抗的大小。
其次，通孔的长度与直径对阻抗也有重要影响。
通孔的长度越长，其阻抗就越高。
因此，在设计PCB布局时，应该尽量减小通孔的长度以降低其阻抗。
此外，通孔的直径也会影响其阻抗。
较大直径的通孔通常具有较低的阻抗，而较小直径的通孔则相应具有较高的阻抗。
同时，通孔周围的介质常数也会对阻抗产生影响。
通常情况下，通孔的周围会被填充高频介质材料以增加其阻抗。
这种填充材料可以是特殊的介电常数相对较高的材料，如聚酰亚胺（PI）或氧化锡陶瓷（TCO）。
通过选择合适的填充材料以及调整填充材料的厚度，可以有效控制通孔的阻抗。
通孔阻抗的控制对于保证信号完整性起着重要的作用。
首先，阻抗不匹配会导致信号的反射和干扰，从而影响信号的传输质量。
通过控制通孔的阻抗，可以减少信号的反射和干扰，提高信号的完整性。
其次，阻抗的控制还可以降低信号的传输损耗。
通孔的阻抗和信号的传输速度成反比，阻抗越低，传输速度越快。
通过控制通孔的阻抗，可以降低信号的传输损耗，提高信号的传输效率。
此外，通孔的阻抗控制还可以降低信号的串扰。
串扰是由于相邻信号线之间的电磁耦合引起的，会导致信号品质的下降。
通过控制通孔的阻抗，可以降低信号线之间的电磁耦合，减少串扰的发生。
总之，通孔的阻抗控制在PCB设计中至关重要。
通过正确选择通孔的设计参数和合适的布局方法，可以实现对通孔阻抗的控制。
PCB阻抗知识讲解
4.2 FA A4E1664批量生产板阻抗测试结果(12月9日)
FA
蚀ห้องสมุดไป่ตู้速 度 菲林设 计线宽
A4E1664批量生产板阻抗测试结果(12月9日)
实测线 宽
碱性蚀刻后阻抗测试数据 WF绿油后阻抗测试 阻抗平均 阻抗测试 阻抗测试 阻抗测试 阻抗测试 阻抗测试 值 最大值 最小值 平均值 最大值 最小值 99.45 100.81 96.46 90.07 91.03 89.05 98.69 100.39 95.72 88.02 88.96 87.45 99.72 101.07 96.92 87.47 89.89 86.23 102.81 103.74 101.25 88.33 89.3 87.32 97.52 100.57 91.25 85.72 87.02 83.37 100.99 102.98 98.76 92.66 93.86 91.82 97 98.03 95.96 90.01 91.51 88.5 99.92 101.36 97.67 88.34 89.21 87.52 98.23 100.34 95.33 87.88 89.4 85.96 3600mm/m 0.2150.27mm 95.78 96.93 93.88 94.8 96.33 92.94 in 0.225mm 101.09 102.07 99.57 90.34 91.91 88.23 99.31 100.29 97.99 89.97 91.38 88.62 99.96 101.73 98.2 90.28 92.37 87.41 100.02 101.29 98.45 91.15 92.48 88.48 96.8 99.06 93.61 90.65 91.42 89.5 95.53 106.45 100.66 89.17 90.08 88.59 96.66 97.42 95.37 85.77 88.78 82.64 97.87 99.35 96.46 88.87 89.95 88.11 100.34 101.24 98.94 89 89.78 88.39 从碱性蚀刻后和WF绿油后阻抗测试数据分析可知，WF后测试条阻抗减少10±3.
pcb制作过程中阻抗的调整方法
pcb制作过程中阻抗的调整方法在PCB制作过程中，阻抗的调整是非常重要的一步。
阻抗是指电路中电流和电压之间的比值，是电路中的重要参数之一。
如果阻抗调整不好，就会导致信号的失真和干扰，从而影响电路的性能。
那么，在PCB制作过程中，如何进行阻抗的调整呢？下面我们来详细介绍一下。
一、了解阻抗的基本概念在进行阻抗调整之前，首先需要了解阻抗的基本概念和特性。
阻抗是指电路中电流和电压之间的比值，通常用欧姆（Ω）表示。
在PCB设计中，阻抗主要分为传输线阻抗和全局阻抗两种。
传输线阻抗是指在高速信号传输线上的阻抗，通常是50Ω或75Ω。
全局阻抗是指PCB的整体阻抗，主要是指电源、地面和信号层之间的阻抗匹配。
二、确定阻抗规格在进行阻抗调整之前，需要先确定阻抗规格。
这需要根据电路板的设计要求和信号传输的速度来确定。
一般来说，高速信号需要更严格的阻抗控制，而低速信号则可以放宽要求。
在确定阻抗规格时，需要考虑以下几个方面：1. PCB板材的介电常数和厚度；2. 信号层的线宽和线距；3. 信号层之间的层间距离；4. 电路板的尺寸和形状。
根据以上要素计算出所需的阻抗，然后设定合适的阻抗规格。
三、调整阻抗在确定阻抗规格后，就可以进行阻抗调整了。
阻抗调整的方法主要有以下几种：1. 改变PCB板材的厚度和介电常数，以达到所需要的阻抗值；2. 改变信号层的线宽和线距，以调整阻抗值；3. 增加或减少地面层的铜箔，以达到所需要的阻抗值；4. 在信号线的两侧增加贴片电容，以降低阻抗；5. 在信号线和地面层之间加入分布式电容，以降低阻抗。
需要注意的是，以上方法并不是每种情况都适用。
在具体操作时，需要根据具体情况进行选择和调整。
四、验证阻抗在进行阻抗调整后，需要进行阻抗验证。
验证阻抗的方法主要有两种：1. 使用阻抗测试仪进行测试，以检查阻抗是否符合设计要求；2. 在实际测试中，通过观察信号波形和频谱图等方法来验证阻抗。
需要注意的是，阻抗的验证需要在PCB制作过程中的不同阶段进行，以确保阻抗的准确性和稳定性。
PCB设计之阻抗控制的走线细节举例
PCB设计之阻抗控制的走线细节举例1.走线的宽度和间距：走线的宽度和间距会直接影响走线的阻抗。
通常情况下，走线的宽度越宽，阻抗越低。
为了控制阻抗，可以在设计软件中使用特定的规则来指定走线的宽度和间距。
例如，对于常见的50欧姆的阻抗控制要求，可以将规则设置为适当的走线宽度和间距。
2.层数的选择：在高速信号传输中，层数的选择也会影响阻抗。
较高的层数可提供更多的走线空间，有助于降低阻抗。
因此，为了阻抗控制，可以选择适当的层数。
在多层PCB设计中，内层走线的间距和宽度也需要综合考虑，以保持阻抗的一致性。
3.地平面的设计：在PCB设计中，地平面的设计是控制阻抗的关键。
地平面应尽可能地平整，并且与走线保持一定的距离。
这样可以减少地平面与走线之间的互电容和互电感，从而提高阻抗的一致性。
为了实现这一点，可以在地平面上设置一些小孔，用于连接不同地层，从而提高地层的连贯性。
4.走线的形状和拐角：走线的形状和拐角也会影响阻抗。
通常情况下，直线和圆弧形的走线对阻抗控制较好，而直角拐弯较差。
在需要进行90度拐角的情况下，可以使用斜角拐弯来减小阻抗的变化。
此外，走线的形状和转角也会对电磁兼容性（EMC）产生影响，在设计时需要综合考虑。
5.信号层和电源/地层的分离：为了阻抗控制，信号层和电源/地层应尽可能地分离。
这样可以减少信号层与电源/地层之间的互电容和互电感，从而提高阻抗的一致性。
在多层PCB设计中，可以选择在信号层之间插入电源/地层，建立一个电源平面或地平面来提供均匀的分布。
6.终端匹配：终端匹配是一种常用的阻抗控制技术。
通过在信号线的起始和终止位置添加合适的电阻、电容等元件，可以达到匹配信号线的阻抗。
例如，可以在信号线的终止位置添加电阻，以匹配信号线和负载之间的阻抗。
终端匹配可以在设计中通过网络分析软件来实现。
综上所述，PCB设计中的走线细节对于阻抗控制至关重要。
通过选择适当的走线宽度和间距、层数、设计合理的地平面、走线的形状和拐角以及合理的终端匹配，可以实现阻抗的一致性，提高信号传输的质量和稳定性。
PCB 结构、加工流程、线路阻抗控制、线路阻抗计算简介 for update_170815
公式1，信号时延： 公式2，特性阻抗：
公式3，介质损耗：
19
PCB线路阻抗控制
4、高速板材介质损耗，铜箔的表面粗糙度，PP的玻纤效应影响。
2> 铜箔表面粗糙度 左图是几种常规的铜箔对表面粗糙度的定义，其中有STD(标准铜箔)、RTF(反转铜箔)
和VLP/HVLP(低/超低表面粗糙度铜箔)，可见不同的铜箔铜牙(粗糙度)相差明显。
13
PCB线路阻抗控制
2、PCB加工过程的蚀刻偏差
线路蚀刻：利用感光材料，将设计的线路图形通过曝光、显影、蚀刻的工艺步骤， 达到所需铜面线路图形。
蚀刻的目的：蚀刻的目的是将图形转移以后有图形的受抗蚀剂保护的地方保留，其
他未受保护的铜蚀刻掉，最终形成线路，达到导通的目的。 蚀刻分类：蚀刻有酸性蚀刻和碱性蚀刻两种，通常内层采用酸性蚀刻，湿膜或干膜 为抗蚀剂。外层采用碱性蚀刻，锡铅为抗蚀剂。 内层蚀刻(DES流程)：显影→蚀刻→退膜 外层蚀刻(SES流程)：显影→镀铜镀锡→退膜→蚀刻→退锡
15
PCB线路阻抗控制
3、PCB加工过程中，层压带来的流胶率的偏差
PCB压合原理：通过“热与压力”使PP结合不同内层芯板和外层铜箔, 并利用外层 铜箔作为外层线路之基地。
半固化片的特性：
1> RC%（Resin content)：指半固化片中除了玻纤布以外，树脂成分所占的重量 百分比。 RC%的多少直接影响到树脂填充导线间空隙的能力，同时决定压板后的 介电层厚度。 2> RF%（ Resin flow）：指压板后，流出板外的树脂占原来半固化片总重量的百 分比。 RF%是反映树脂流动性的指标，它也决定压板后的介电层厚度 3> VC%（volatile content）：指半固化片经过干燥后，失去的挥发成分的重量 占原来半固化片总重量的百分比。VC%的多少直接影响压板后的品质。
公式3，介质损耗：
19
PCB线路阻抗控制
4、高速板材介质损耗，铜箔的表面粗糙度，PP的玻纤效应影响。
2> 铜箔表面粗糙度 左图是几种常规的铜箔对表面粗糙度的定义，其中有STD(标准铜箔)、RTF(反转铜箔)
和VLP/HVLP(低/超低表面粗糙度铜箔)，可见不同的铜箔铜牙(粗糙度)相差明显。
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PCB线路阻抗控制
2、PCB加工过程的蚀刻偏差
线路蚀刻：利用感光材料，将设计的线路图形通过曝光、显影、蚀刻的工艺步骤， 达到所需铜面线路图形。
蚀刻的目的：蚀刻的目的是将图形转移以后有图形的受抗蚀剂保护的地方保留，其
他未受保护的铜蚀刻掉，最终形成线路，达到导通的目的。 蚀刻分类：蚀刻有酸性蚀刻和碱性蚀刻两种，通常内层采用酸性蚀刻，湿膜或干膜 为抗蚀剂。外层采用碱性蚀刻，锡铅为抗蚀剂。 内层蚀刻(DES流程)：显影→蚀刻→退膜 外层蚀刻(SES流程)：显影→镀铜镀锡→退膜→蚀刻→退锡
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PCB线路阻抗控制
3、PCB加工过程中，层压带来的流胶率的偏差
PCB压合原理：通过“热与压力”使PP结合不同内层芯板和外层铜箔, 并利用外层 铜箔作为外层线路之基地。
半固化片的特性：
1> RC%（Resin content)：指半固化片中除了玻纤布以外，树脂成分所占的重量 百分比。 RC%的多少直接影响到树脂填充导线间空隙的能力，同时决定压板后的 介电层厚度。 2> RF%（ Resin flow）：指压板后，流出板外的树脂占原来半固化片总重量的百 分比。 RF%是反映树脂流动性的指标，它也决定压板后的介电层厚度 3> VC%（volatile content）：指半固化片经过干燥后，失去的挥发成分的重量 占原来半固化片总重量的百分比。VC%的多少直接影响压板后的品质。
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高速数字电路PCB设计中的阻抗控制（转载）随着半导体工艺的飞速发展，IC器件集成度和工作时钟频率不断提高。
以往在一块比较复杂的PCB上的高速网线只有几根或几十根，现在则是在一块PCB上只有几根或几十根网线不是高速信号线；以往认为数字电路设计只要把握逻辑正确，物理连线似乎只要连接上就能使电路正常工作；而现在越来越多的电子产品设计体现出高速、高性能、高密度和高复杂度的特点，尤其在通讯、计算机、航空航天以及图象处理等领域。
系统的主频越来越高，更加严重的挑战来自半导体工艺技术的进步，日渐精细的工艺技术使得晶体管尺寸越来越小，因而器件的信号跳变沿也就越来越快，从而导致更加严重的高速数字电路系统设计领域的信号完整性问题：传输线效应(反射、时延、振铃、及信号的过冲与欠冲)、信号问串扰等。
为此，电子系统设计师必须从传统的设计方法向现代的电子系统设计方法转变，这既是形势需要，也是发展的必然趋势。
1 高速数字电路概念1．1 什么是高速数字电路PCB上的高速电路设计，主要是以器件和连接器件的印制线为主要分析对象的。
以往在器件的时钟频率不是很高、时钟的上升或下降沿变化不是很陡的情形下，可以用集总参数的形式来表示印制线，而当器件的时钟频率变得很高时(比如：超过50MHz)，时钟的上升或下降沿很小时(一般地在1ns～5ns之间)，这时就不能将印制线用集总参数来表示，必须引入分布参数来表示印制线特性，这就是传输线的概念(图1)。
关于传输线的分析是高速PCB 设计当中最基本也是最核心的部分，下面简要介绍传输线的定义和高速电路设计相关的一些概念。
国际上通常对PCB上的传输线没有确切的具体定义，现在被大家普遍接受的约定如下：即当信号从驱动端到接收端的印制线上的延时大于等于上升或下降沿的l/ 时(即Tpd≥0.5Trist(Tfdl))。
这时就必须将此印制线当成传输线来分析，更为保守一点的定义是信号在走线上传播延时或。
1.2 PGB的板层材料和板层结构图2所示是一个标准6层PCB的断面层结构示意图，其它多层PCB的层设置与此相似。
在PCB上的印制线所形成的传输线基本上有两种形式，即微带线(Microstrip)和带状线(Stripline)。
带状线又分为对称性带状线和非对称性带状线。
在上面的示意图中，顶层和底层形成微带线传输线(图4)，中间的3、4层形成带状传输线（图5）。
2 PCB上的高速电路传输线阻抗计算及阻抗控制2．1 传输线的等效模型PCB板上的传输线可等效为图3所示的串联和并联的电容、电阻和电感结构(RLGC模型)。
串联电阻的典型值0．25-O.550hms／foot,因为绝缘层的缘故，并联电阻阻值通常很高。
将寄生电阻、电容和电感加到实际的PCB传输线中之后，传输线上的最终阻抗称为特征阻抗ZO。
线径越宽，距电源/地越近，或隔离层的介电常数越高，特征阻抗就越小。
图3所示即长度为dz的传输线的等效模型，根据此模型推导出的传输线的特征阻抗为：L：每单位长度传输线上的电感；C：每单位长度传输线上的电容。
2．2 PCB上的传输线的阻抗和延时计算公式根据图4得出微带线的阻抗及单位长度延时计算公式：根据图5得出对称带状线的阻抗及单位长度延时计算公式：2．3 传输线的阻抗控制布线规则从上面的分析可知，阻抗和信号的单位延时与信号的频率没有任何关系，它们只是与PCB的板层结构、材料的相对介电常数、走线的物理特性(线宽与线的厚度) 有关。
这些结论对于认识高速PcB和进行高速PcB设计尤其重要。
其次信号传输线在外层的传输比在内层的传输快，所以在安排关键网线的布线时，要将这些因素考虑在内。
从前面高速电路的特性分析可以得出，阻抗控制是实现良好的信号传输的重要前提。
而从PCB的层结构和传输线的阻抗计算公式可见，同样的一根阿线，当线宽和走线的特性不改变时，其线的阻抗值只取决于PCB的材料、层结构特性。
这样，当同一根网线走在不同的PCB层面上时，其阻抗值将发生改变。
而这在高速电路设计当中是不允许的。
我们设计了一个密度非常大的高速PCB板，板上绝大部分信号都有阻抗要求。
如CPCI 信号线要求65ohms，差分信号要求1000hms阻抗，其他信号均按500hms。
而从PCB走线空间要求考虑，必须至少要lO层信号走线。
最终确定为一个16层PCB的设计方案。
因为该板总厚度不能超过2mm，所以叠层设计有一定的难度。
而且还要考虑几个叠层的问题：l．每个信号层都要有参考平面相邻，能保证其阻抗和信号质量；2．每个电源层都要有完整的地平面相邻，使得电源的性能得以较好的保证；3．层的堆叠要求平衡，避免出现板翘曲。
介质的介电常数取4．3计算。
通过上述叠层方案的设计，为了保证信号阻抗的要求，对于线宽和线间距的设置按计算结果设定。
其中线宽：1)表层信号走线为5Mils，阻抗为58．70hm；2)表层CPCI信号走线为4．5Mils，阻抗为61．70hm；3)内层信号走线为4．5Mils，阻抗为50．20hin；4)表层和内层BGA出线区域的走线为4mils。
表层阻抗64．60hm，内层阻抗52．70hm；5)表层微带差分走线，线宽5Mils，线间距为6Mils，阻抗为100．540hms；6)内层带状差分走线，线宽4.5Mils，线间距为lOMils，阻抗为96．60hms。
其中线间距定于如下：1)表层5mils信号的线间距为5mils(低速信号)；2)表层4．5mils CPCI信号线间距为9mils；3)内层4．5mils信号线间距为7mils；4)表层和内层BGA出线区域的走线的线间距为4mils(尽可能少用)；5)内层差分信号之间以及与其它信号线之间的间距保持至少25mils；6)表层差分信号线之间以及与其它信号线之间的间距保持至少20mils。
该板加工后。
用POLAR-Cits500阻抗测试仪测试其附连板，500hms的阻抗线实测范围在47．52-52．330hms，600hms的阻抗线实测范围在57．65～61．350hms，1000hms差分阻抗实测范围在93．65～106．350hms，表明在设计和加工中阻抗值严格控制在500hms ±5％，600hms±5%，l0Oohms±10％范围内的。
3 PCB上的LVDS差分信号及其阻抗控制3.1 LVDS差分信号LVDS(Low Voltage Differential Signal)低压差分信号，最早由美国国家半导体公司提出的一种高速串行信号传输电平，由于它传输速度快，功耗低，抗干扰能力强，传输距离远，易于匹配等优点，迅速得到诸多芯片制造厂商和应用商的青睐，并通过TIA／EIA的确认成为该组织的标准(ANSI／TIA／EIA-644 standard)。
LVDS信号被广泛应用于计算机、通信以及消费电子领域。
3．2 LVDS差分线的阻抗设计LVDS信号的电压摆幅只有350MV，为电流驱动的差分信号方式工作，最长的传输距离可以达到10米以上。
为了确保信号在传输线当中传播时，不受反射信号的影响，LVDS信号要求传输线阻抗受控，其中单线阻抗为500hms，差分阻抗1000hms。
在实际应用当中，利用一些高速电路仿真分析工具，通过合理的设置层叠厚度和介质参数，调整走线的线宽和线间距，计算出单线和差分线阻抗结果，来达到阻抗控制的目的。
但是在很多时候，同时满足单线阻抗和差分阻抗是比较困难的。
一方面，线宽W和线间距S的调整范围会受到物理设计空问的限制，例如在BGA或直插型边缘连接器内的布线和线宽受焊盘尺寸和间距的限制；另一方面，W和S的改变都会影响到单线和差分阻抗的结果。
目前利用一些专用的高速PCB设计分析软件或POLAR公司的阻抗计算软件可以很方便地计算出达到预定阻抗值的线宽和线间距关系。
3. 3 LVDS差分信号布线规则一般来说，按照阻抗设计规则进行差分信号布线，就可以确保LVDS信号质量。
在实际布线当中，LVDS差分信号布线应遵循以下几点：1．差分对应该尽可能地短、走直线、减少布线中的过孔数，差分对内的信号线间距必须保持一致；避免差分对布线太长，出现太多的拐弯。
采用45度拐弯，不能使用90°拐弯。
2．差分对与差分对之间应该保证10倍以上的差分对间距，减少线间串扰。
必要时，在差分对之间放置隔离用的接地过孔。
3．LVDS差分信号，信号不可以跨平面分割。
尽管两根差分信号互为回流路径，跨分割不会割断信号的回流，但是跨分割部分的传输线会因为缺少参考平面而导致阻抗的不连续。
4．尽量避免使用层间差分信号。
在PCB板的实际加工过程中，由于层叠之间的层压对准精度大大低于同层蚀刻精度，以及层压过程中的介质流失，层间差分信号不能保证差分线之间间距等于介质厚度，因此会造成层间差分对的差分阻抗变化。
因此建议尽量使用同层内的差分。
5．在阻抗设计时，尽量设计成紧耦台方式(即差分对线间距小于或等于线宽)。
6．设置合适的PCB层叠结构，确保其他电平信号与LVDS信号的隔离。
可能的话将高速的TTL／CMOS等信号与LVDS布线在不同的信号层上，并且用电源和地层隔离开来。
7．差分信号对布线的长度应该保持一致。
在高速数字电路：PCB设计中阻抗控制技术是极其重要的，在PCB设计中必须采用各种行之有效的方法，以确保高速PCB设计的成功实现。
在正常的PCB设计条件下，主要以下几个因素由PCB制造对阻抗产生影响：1、介质层厚度与阻抗值成正比。
2、介电常数与阻抗值成反比。
3、铜箔厚度与阻抗值成反比。
4、线宽与阻抗值成反比。
5、油墨厚度与阻抗值成反比。