基于FPGA的高速串口通信协议设计与实现

FPGA的配置及接口电路

与CPLD不同，FPGA是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。这些配置数据通过外部控制电路或微处理器加载到FPGA内部的SRAM中，由于SRAM的易失性，每次上电时，都必须对FPGA进行重新配置，在不掉电的情况下，这些逻辑结构将会始终被保持，从而完成用户编程所要实现的功能。

FPGA的配置方式分为主动式和被动式，数据宽度有8位并行方式和串行方式两种。在主动模式下，FPGA在上电后，自动将配置数据从相应的外存储器读入到SRAM中，实现内部结构映射；而在被动模式下，FPGA则作为从属器件，由相应的控制电路或微处理器提供配置所需的时序，实现配置数据的下载。

1配置引脚

FPGA的配置引脚可分为两类：专用配置引脚和非专用配置引脚。专用配置引脚只有在配置时起作用，而非专用配置引脚在配置完成后则可以作为普通的I／O口使用。

专用的配置引脚有：配置模式脚M2、M1、M0；配置时钟CCLK；配置逻辑异步复位PROG，启动控制DONE及边界扫描TDI，TDO，TMS，TCK。非专用配置引脚有Din，D0：D7，CS，WRITE，BUSY，INIT。

在不同的配置模式下，配置时钟CCLK可由FPGA内部产生，也可以由外部控制电路提供。

2 FPGA的配置模式

FPGA共有四种配置模式：从串模式(Slave Serial)，主串模式(MasterSerial)，从并模式(Slave Parallel／S e 1 e c tMap)以及边界扫描模式(Boundary-Scan)。具体的配置模式由模式选择引脚M2、M1、M0决定。

3配置过程

（1）初始化

系统上电后，如果FPGA满足以下条件：Bank2 的I／O输出驱动电压Vcc0_2大于lv；器件内部的供电电压Vccint为2．5v，器件便会自动进行初始化。在系统上电的情况下，通过对PROG引脚置低电平，便可以对FPGA进行重新配置。初始化过程完成后，DONE信号将会变低。

信ｊ息ｌ产！业　科　ＦＰＧＡ与ＰＣ串口通信设计与实现　朱泽锋’赵丹辉　王鹏字　（１、９１９１３部队，辽宁大连ｌ１６０４１　２、９２７８５部队，河北秦皇岛０６６２００）　摘要：本文采用Ｖｅｒｉｌ０ｇ硬件描述语言，利用Ｘｉｌｉｎｘ公司的ＦＰＧＡ芯片实现其与ＰＣ．问的串行通信，详细说明了完成通信过程所需各功能模块　的具体实现方法．通过软件仿真和实验结果分析，验证了设计的正确性。　关键词：ＦＰＧＡ；ＰＣ；串口通信　基于ＦＰＧＡ（Ｆｉｅｌｄ—Ｐ￣ａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒ－　ｍｙ）芯片的系统设计中，程序软件仿真验证通过　后，需要下载到芯片　能。可以使用ＰＣ向ＰＦＧＡ通过串口发送数据并　将处理后的数据返回计算机分析是否满足设计　要求。完成串口通信可以选用专用的串行外设接　口芯片如１６５５０，ＮＳ１６４５０或者控制单片机接收　数据。而采用模块化设计方法，通过硬件描述语　言编程可以将外部芯片的功能集成到ＦＰＧＡ内　部实现，这种设计方法可移植性强，又能避免不　必要的资源浪费。本文采ＩＳＥ　１０．１软件开发平　台，选用Ｘｉｌｉｎｘ公司的ｓｐａｎａｒ．一３Ｅ系列ＦＰＧＡ　完成了与ＰＣ的通信功能。　ｌ系统的总体设计　系统的总体设计思想是：ＰＣ发送数据，由　ＭＡＸ２３２完成ＲＳ－２３２电平到１Ｉｌ－ｌＪ电平的转换，　ＦＰＧＡ内部的ＲＸＤ模块负责转换后串行数据的　接收，数据处理单元对接收数据进行处理，处理　完成以后将数据暂存于ＦＩＦＯ中，ＴＤＸ读取暂存　敬据按通信协议把数据发给ＭＡＸ２３２反馈给　ＰＣ，分析数据是否符合要求，从而验证整个系统　设计的合理性。系统框图如图Ｉ所示。　ＲＸＤ单元每接收完一个数据即向数据处　理单元发送—个ａ　ｖｅ高电平有效信号，告之其　此时的数据是需要处理的，数据处理单元接收到　ａｃｌｉｖｅ有效后采集ｄａｔａ，这样可以避免数据采集　的错误。不同的系统所要完成的数据处理功能也　不相同，本实验中完成的是对接收信号进行２１３　卷积编码功能。如果其他系统需要采集多个数据　后再处理一次，可以在接收端也添加一个ＦＩＦＯ　缓存数据。　２　ＦＰＧＡ主要功能模块设计　２．１　ＢＸＤ模块　ＲＸＤ主要包括分频模块，数据采样存储模　块，ＡＳＣＨ码转换模块。为了更好的理解ＲＸＤ工　作流程，下面先介绍一下　输格式　每发～一帧数据包含—位起始位、８位数　据位、一　位奇偶校验位和＿—位停止位。当发送端　处于空闲状态时，一直发送高电平。每次开始发　送新数据前首先发送一位低电平的起始位，这样　检测端检测到低电平就能判断有效数据已开始　发送，准备接收数据。之后接收８位有效数据，由　低位到高位存储。根据收发方约定，可以采用无　奇偶校验位方式，发送数据率为９６ＯＯ波特。其发　送格式如图２。分频模块：ＦＰＧＡ系统的主时钟为　５０Ｍ，而采样频率为９６９０＂４ｈｚ，为了提供采样时　钟　可以将主时钟进行１３０２分频。分频可由计数　器完成，计数器以１３０２为周期循环计数，每次计　到１３０２后采样时钟置高，其它时刻都置低。数据　采样存储模块：如果连续２次采样都为低电平，　则判断第３次状态，也为低电平此时采集的就是　起始位。然后记录采样时钟，４个时钟以后采集　下吟　吨唇，这时的判决发生在有效数据的中间，　不会发生误＿麴Ｉ。将数据存储于８位的移位寄存器　当中。存储８位数据以后就完成了一吟有效数据　的提取，发送端置高等待下次起始位的到来。　ＡＳＣＩＩ码转换模块：由于发送端发的是数据　的ＡＳＣＩＩ码，８位数据代表一—　０或者１。３０Ｈ代　表０，３１Ｈ代表１，所以在ＴＸＤ将数据传送给数　据处理单元之前先要完成ＡＳＣＨ码的转换，将转　换后的０、１发给下～Ｉ单元。ＲＸＤ的工作流程是　接收端一直检测ＰＣ的发送数据是否为起始位　０，一旦检测到就进行有效数据位的接收，因为有　效数据为８位，所以要判断接收的位数，每结束　—个比特计数加一，当计到８时判定接收完毕，　将接收的数据进行ＡＳＣＩＩ码转换，然后传送给数　据处理模块进行处理。由于数据处理部分在不同　系统中完成的工作各不相同，本文不再赘述。　２．２　ＦＩＦＯ模块　ＦＩＦ￣（１ｅｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　ｏｕｔ）是一种先进先出的　数据缓存器，即读取数据ｈ僦读取最早存人的　数据。本系统调用的ＩＳＥ　带的ＦＩＦＯ　ＩＰ核，保　证了速度与功耗的最优，并节省了开发周期。使　用ＦＩＦＯ需要设置～些参数。数据宽度设置为１，　即存储的数据宽度是１位。数据深度是指存储器　可以存储数据的个数，　代码长耋，如果要测试１０００个发送数据的编码　是否正确，那么编码后产生了２０００个数据，深度　可以设置为２０４８，留有一定富裕度。读写使能信　号由分别由ＴＸＤ和数据处理单元给出。每次　ＦＩＦＯ时钟的上升沿到来时，如果读写使能为高　就进行相应的读写操作。数据处理单元每次处理　一个数据后就向ＦＩＦＯ发送一个写使能信号，告　之存储一个数据，ＴＸＤ的操作类似。　２．３　ＴＸＤ模块　ＴＸＤ模块负责把处理后的放据从ＦＩＦＯ中　读出，将其传送给ＭＡＸ２３２完成电平转换，返回　给ＰＣ分析通过验证处理　的的数据是否符合　设计要求来证明收发系统的合理性。ＴＸＤ给　ＦＩＦＯ提供读使能信号ｒｄ＿ｅｎ，当数据处理单元完　成一个数的编码后存赭器中就存入有效值，这之　后ＴＸＤ就可以置ｒｄ＿ｅ￣为高提取存储器数据。　存储器中数据是一位的０或ｌ，发送给ＰＣ接收　的数据需要符合异步串行通信的格式　例如发送　—个０应先发一位起始位０，再发送０的ＡＳＧＨ　码００００１　１００，最后发送终止位ｌ　３　ＦＰＧＡ主要模块的仿真分析　３－】ＲＸＤ模块仿真　如图３所示，ＲＸＤ单元的接收串行信号为　ｒｘｄ，首先由空闲状态ｌ转变为起始位０．ｄｋ为采　样时钟，是接收数据的４倍，图中可以看到每４　个时钟采样一位有效数据，每个采样点发生在有　效数据的中问、ｒｃ￣ｓｈｉｆ是接收８位数据的中问　移位寄存器，每次采样数据时，移位寄存都移位　协内■蘸　Ｉ．Ｊ‘　图１系统总体框图　皇缒　囊Ｉ＿Ｉ＿Ｉ　ｌｌ－ｌｌｌ麓ｌ　图２异步串行通信格式　图３　ＲＸＤ模块仿真图　图４　ＦＩＦＯ存储器仿真模块　存储—个数据到最高位。当完成８位数据的接收　时，将其转换为０或１．如图，ｒｘｄ为３１Ｈ，转换后　的数据ｃｏｄｅ是１，同时发送—个ａｃｔｉｖｅ高电平通　知数据处理单元进行接收并处理。　３．２　ＦＩＦＯ存储器模块　如图４所示，ｄｉｎ是数据的输入端，依次输入　８个不同数据，ｗ【－朋为写使能端，在时钟上升沿　前置位，读时钟一直允许置高，可以看出ｄｔ＿．ｔ渎　数据端按顺序输出写入的数据，符合ＦＩＦＯ的工　作原理。　４结沧　Ｆｌｅａ芯片越来越广泛的应用于电子设计　当中，它与Ｐｃ的通信完成设计的调试起蕾　要　作用。本艾实现了ＦＰＧＡ与ＰＣ的串口通信系　统，通过软件仿真和下载测试验证了设计的合理　性，系统可移植性强，对于其他场合只需改变内　部处理单元的功能即可使用。　参考文献　【１ｌ夏字￣．Ｖｅｒｉｈｇ数字系统设计教程ｆＩＩ　北京：北　京航空航天大学出版社，２００８．　ｆ２１周润景ＪＦ１】Ｇ　ＣＰ【Ｊ）数字系统设计实例阿北　京：电子工业出版社。２００１，　ｌ３Ｉ王旭东￣ＡＴＬＡＢ及其在ＦＰＧＡ中的应硐【Ｍ１．　北京：国防工业出版社。２００８．　—

FPGA与DSP的高速通信接口设计与实现 (发布时间：2010-03-10) FPGA与DSP的高速通信接口设计与实现

金鹏，邓欣，宋万杰，吴顺君

(西安电子科技大学 雷达信号处理国家重点实验室，陕西 西安)

在雷达信号处理、数字图像处理等领域中，信号处理的实时性至关重要。由于FPGA芯片在大数据量的底层算法处理上的优势及DSP芯片在复 杂算法处理上的优势，DSP+FPGA的实时信号处理系统的应用越来越广泛。ADI公司的TigerSHARC系列DSP芯片浮点处理性能优越，故基于这 类。DSP的DSP+FPGA处理系统正广泛应用于复杂的信号处理领域。同时在这类实时处理系统中，FPGA与DSP芯片之间数据的实时通信至关重要。

TigerSHARC系列DSP芯片与外部进行数据通信主要有两种方式：总线方式和链路口方式。链路口方式更适合于FPGA与DSP之间的实时通 信。随着实时信号处理运算量的日益增加，多DSP并行处理的方式被普遍采用，它们共享总线以互相映射存储空间，如果再与FPGA通过总线连接，势必导致 FPGA与DSP的总线竞争。同时采用总线方式与FPGA通信，DSP的地址、数据线引脚很多，占用FPGA的I／O引脚资源太多。而采用链路口通信不但 能有效缓解DSP总线上的压力，而且传输速度快，与FPGA之间的连线相对也少得多，故链路口方式更适合于FPGA与DSP之间进行实时数据通信。参考文献[3]给出TS201与TS101的性能比较，但没有针对两者的链路口进行详细介绍，本文对两者的链路口进行了细致的分析和比较。文献 [4]所设计的采集系统中，DSP与FGA的通信仅限于FPGA发、TS101收的单工通信；文献[5]给出了FPGA内部没计TS101链路口的框图， 但只给出了简单的介绍，无法给设计者以参考。本文采用Altera公司Cyclone系列芯片EP1C12实现了与TS101／TS201两种芯片的链路 口的双工通信，并给出了具体的设计实现方法。其中TS101的设计已经成功应用于某信号处理机中。1 TS101和TS201的链路口分析与比较TS101和TS210都是高性能的浮点处理芯片，目前两者都广泛应用于复杂的信号处理领域。TS201是继TS101之后推出的新型芯片，核时钟 最高可达600MHz，其各类性能也相对优于TS101，而且TS201的链路口采用了低压差分信号LVDS技术，功耗更低、抗噪声性能更好。表1列出了 两种芯片链路口性能的详细比较，其中TS101核时钟工作在250MHz，TS201核时钟工作在500MHz。

FPGA和单片机串行通信接口的实现

FPGA（Field-Programmable Gate Array）和单片机（Microcontroller）是两种常用的数字电子设备，它们在串行通信接口方面有不同的实现方式。

首先，我们需要了解串行通信是一种将数据以位的形式逐个传输的通信方式。常见的串行通信协议包括UART（Universal Asynchronous

Receiver/Transmitter）、SPI（Serial Peripheral Interface）和I2C（Inter-Integrated Circuit）等。

对于FPGA和单片机之间的串行通信，我们可以基于以下几种方式进行实现：

1. UART：UART是一种常见的串行通信协议，可以实现全双工的通信。在FPGA和单片机之间建立UART通信，需要在FPGA中实现UART模块，并将其与单片机的UART接口连接。在FPGA中，我们可以使用硬件语言（如Verilog或VHDL）来实现UART模块，该模块负责将FPGA内部的数据通过UART协议进行封装和解封装。单片机与FPGA之间通过TX（发送）和RX（接收）引脚建立连接。单片机可以通过串口发送数据给FPGA，FPGA接收到数据后进行处理，然后再通过串口将处理后的数据发送给单片机。

2.SPI：SPI是一种用于片上外设之间通信的串行通信协议，常用于FPGA与外部设备（例如传感器、显示器等）之间的通信。在FPGA和单片机之间建立SPI通信，需要在FPGA中实现SPI控制器，并将其与单片机的SPI接口连接。FPGA通过把数据写入SPI发送缓冲区或从SPI接收缓冲区读取数据来实现与单片机的通信。单片机通过控制SPI接口的时钟、数据和使能信号来与FPGA进行数据传输。 3.I2C：I2C是一种双线制串行总线，常用于连接多个设备的系统，例如FPGA、单片机和其他外部设备之间的通信。在FPGA和单片机之间建立I2C通信，需要在FPGA中实现I2C控制器，并将其与单片机的I2C接口连接。FPGA通过控制I2C的时钟和数据线来与单片机进行数据传输。单片机通过发送起始信号、地址和数据来控制I2C总线的通信。