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基于FPGA的UART通信接口设计与实现

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通用异步接收发送器UART（UniversalAsyn2chronousReceiverandTransmitter）能够在串行方式下发送和接收数据，数据传送方式只需要一对线路就能实现远距离数据通信。其以资源简单、传输距离远、易于实现等特点成为各种处理器的标准集成外设之一。在实际的应用设计中，经常要用到UART的多个主要功能，常用的标准通信波特率有9600bps、15200bps等。本文使用VerilogHDL语言将UART器件的核心功能描述成一个异步串行数字收发模块，并且在Modelsim上实现了其功能仿真。1UART原理及设计简介UART的全称是通用异步收发器（UniversalAsynchronousReceiver／Transmitter），是实现设备之间低速数据通信的标准协议。“异步”指不需要额外的时钟线进行数据的同步传输，是一种串行总线接口，只需占用2根线就可以完成数据的收发（1根接收数据，1根发送数据）。UART一帧由起始位、数据位、校验位和停止位组成。数据逐位传输，示意图如图1所示。异步通信要求发送的每一帧数据都必须按照图1给定的UART格式进行格式化。一帧数据由4部分组成，首先是起始位“0”；接着是发送的数据（这里采用8位）；然后是可选的检验位来判断接收数据有无错误（这里选用奇检验）；最后是停止位“1”（停止位可以为1位、1.5位和2位）。若线路上没有传输的数据，则线路始终保持为“1”，即空闲。接收端不断检测线路状态，非接收状态下如果检测到线路由“1”变为“0”（“0”至少保持8个内部时钟周期），则认为有发送数据需接收，接收器进入接收阶段。UART模块总结构如图2所示。首先，发送时按照UART帧格式，由发送写信号启动发送波特率发生器，先发送一位起始位，然后由发送波特率发生器时钟启动发送移位寄存器，将发送数据存入发送移位寄存器，并将发送一位寄存器中的数据发送，同时由发送波特率发生器时钟启动发送数据计数器，当计数器计数到第10位时，产生奇偶校验位，此时发送奇偶校验位，计数到第11位时，发送停止位，同时产生发送完成指示信号。接收时，先接收端开始检测并确认起始位，然后通知UART控制端口接收数据，开启接收波特率发生器，依靠接收波特率发生器产生的时钟信号将发送的8位数据移入接收移位寄存，同时由接收波特率发生器产生的时钟信号启动接收数据计数器，当计数器计数到第10位，也就是奇偶校验位时，判断接收到的检测奇偶校验位是否发生错误，错误则放弃将接收移位寄存器中的数据输出，正确则接着接收停止位，没有接收到停止位逻辑“1”，则标志帧错误，放弃将接收数据输出，反之，将接收数据输出，产生接收完成信号指示信号。2UART设计由图2可以看出，UART设计主要分为发送和接收2个模块组成。采用VerilogHDL硬件描述语言按照ToptoDown的思想对各个模块先分别设计然后连接起来形成总体架构。2.1发送子模块发送子模块的状态图如图3所示。

发送子模块由5个状态转换：空闲状态、发送起始位状态、发送数据状态、添加奇偶位状态和添加停止位状态。（1）空闲状态：在复位时或者在没有检测到发送写信号下降沿时，保持空闲状态。（2）发送起始位状态：在检测到发送写信号下降沿时，启动发送波特率发生器（周期为内部时钟的16倍），开始发送起始位“0”，基于FPGA的UART通信接口设计与实现何坚陈志华（暨南大学信息技术研究所，广东广州510075）摘要：介绍了基于VerilogHDL设计的UART模块，使用VerilogHDL语言将UART器件的核心功能描述成一个异步串行数字收发模块，并且在Modelsim上实现了其功能仿真。关键词：UART；异步收发器；VerilogHDL；Modelsim；仿真设计研究◆ShejiYanjiu

124机电信息2010年第30期总第276期由于在空闲状态时发送数据线处于高电平“1”状态，所以在发送起始位之后，发送数据线会产生一个下降沿，这个下降沿可以启动数据接收。（3）发送数据状态：这里采用发送8位数据，从高位到低位依次发送8位数据，发送完毕进入下一个状态。（4）添加奇偶位状态：奇／偶校验是对数据进行逐位同或／异或运算，这里采用奇校验，简单来讲，即在数据位后面添加“0”或“1”，使最后输出数据“1”的个数为奇数。（5）添加停止位状态：输出停止位“1”，进入空闲状态。2.2接收子模块接收子模块的状态图如图4所示。

接收模块也有5个状态：空闲状态、起始位接收判断是否有效状态、接收数据状态、判断奇偶校验结果状态、接收停止位并判断帧错误状态。（1）空闲状态：在复位时或者未检测到起始位时，保持空闲状态。（2）起始位接收并判断是否有效状态：在接收到接收数据线RXD的下降沿时，开始对起始位检测，如果在内部时钟前8个时钟对RXD采样都是“0”时，说明起始位有效，否则认为是抖动引起的下降沿，回到空闲状态。起始位有效后，启动接收波特率发生器，接收波特率发生器的时钟频率和发送波特率发生器的时钟周期一样，为内部时钟CLK的16倍，这是为了发送接收时钟同步。但是，光靠时钟同步是不能保证接收数据的正确，如图5接收模块时序同步示意图所示，由于发送数据每个周期发送一位数据，所以发送数据TXD的周期为发送时钟的2倍，同时RXD也是接收时钟的2倍，即内部时钟CLK周期的32倍，如果要保证在接收时钟CLK_REC上升沿时，在RXD中间部位采样第一位数据（这样的采样数据更可靠），就要求接收时钟CLK_REC选择是高电平开始启动，还是低电平开始启动，由于检测起始位用了8个CLK，如果要检测到起始位有效后在接收第一个数据RXD1中部采样数据，要求接着延时16个时钟CLK，因此，应该选择高电平启动接收时钟CLK_REC，这样就可以确保接收的数据可靠有效。（3）数据接收状态：接收数据线RXD上传送过来的8位数据，接收完毕后进入下一个状态。（4）判断奇偶校验结果状态：将RXD上接收到的奇偶校验位跟接收数据计算后的奇偶校验位比较，判断结果，如果相同，则进入下一个状态，否则回到空闲状态。（5）接收停止位并判断帧错误状态：将RXD上接收到的停止位与“1”作比较，相同则将接收数据输出，否则直接进入空闲状态。3仿真功能分析设计的仿真采用Modelsim仿真，设计对UART的功能进行了仿真。图6是接收模块仿真图，接收数据输入RXD上的数据依次为11010101、10010101、10110101，在每次接收完成一帧数据后，标志位rxrdy置“1”，在开始下一次接收时，标志位rxrdy置“0”，奇校验位和帧错误位一直为“0”，说明奇校验校验正确，帧接收数据也正确，因此，在标志位rxrdy置“1”时，输出数据，仿真结果正确可靠。图7是发射模块仿真图，在写信号（wrsig）出现下降沿时，开始发送数据，首先发送起始位“0”，然后发送8位数据10101011，接着发送奇校验位0，最后发送停止位“1”，发送完成8位数据后，txdone标志位置“1”，发送完一帧数据后，标志位paritycycle置“1”，观察输出数据tx波形，结果正确可靠。

4结语本文介绍了基于VerilogHDL设计的UART模块，采样点选择可靠，其可准确判断接收数据的起始，创新点在于接收器与接收数据同步实现，串行数据能被准确接收，并通过在ModelSim下的仿真，可下载至可编程逻辑器件中，实现UART功能。［参考文献］［１］王冠，黄熙，王鹰．ＶｅｒｉｌｏｇＨＤＬ与数字集成电路设计［Ｍ］．北京：机械工业出版社，２００６［２］夏宇闻．Ｖｅｒｉｌｏｇ数据系统设计教程［Ｍ］．北京：北京航空航天大学出版社，２００８

收稿日期：2010－08－18作者简介：何坚（1968－），男，广东阳江人，工程师，研究方向：工业自动化。ShejiYanjiu◆设计研究

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基于FPGA的SDIO通信接口的设计实现

基于FPGA的SDIO通信接口的设计实现

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ｆｌＩｌｉ：ｌ０．３９６９／ｉ．ｉｓｓｕ．１００２—０８０２．２０ｌ７．１　１．０４１　

于ＦＰＧＡ的ＳＤＩＯ通信接ＩＥＩ的设计实现　

刘雨沁，郭元兴，ｈｉＪ继平　

１ｉｌｉＵ　ｊ　ｆ：Ｉ．披　ｌｄ＿１公－　Ｊ　ｔ‘ｆｉＪｌ　究ｆ听．Ｉ）ＬＩ　ＪＩＩ成　ｌ５　６１００４１）　

摘　要：为；　足ｓＩ）Ｉ（）安全模块的批量检测需求，需对Ｓ１）ＩＯ接口进行通用化、模块化设计　

ＳＩ）ｌＯ接口以其传输速度快、兼容性好等优点被广泛应用于移动手持设备中　常用的Ｓ１）ｌＯ接口由　

专Ｊ｝］接口芯片实现，但具备专用协议和多通道并行处理的芯片较少　因此，采用ＶｅｒｉｌｏｇＨＩ）Ｌ语言，　结合有Ｆ￣４，Ｋ态机和自顶向下的模块化设计方法来实现ＳＤＩＯ接口　具体地，将主体功能在ＦＩ　（　Ａ中　

实现，整体设计灵活丰富、移植性强　经实验验证，设计实现的Ｓ１）１（１接口功能稳定、可靠，可为　

Ｓ１）１０安全模块多通道并行检测提供解　臭方案　

关键词：ＳＩ）Ｉ（）；ＦＰ（　Ａ；ＶｅｒｉｌｏｇＨ１）Ｌ；状态机；多通道　

中图分类号：．ｒＰ３３６　文献标志码：Ａ　文章编号：ｌ００２—０８０２（２０ｌ７）一ｌｌ一２６３２－０５　

Ｄｅｓｉｇｎ　ａｎｄ　Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ　ｏｆ　ＳＤＩＯ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ　Ｉｎｔｅｒｆａｃｅ　ｂａｓｅｄ　ｏｎ　ＦＰＧＡ　

Ｉ　Ｉｕ　Ｙｕ－（１ｉｌ１，（　Ｌ＿（）、ＩＩ　ＬＩ『Ｉ－ｘｉｎｇ　ＬＩＵ　Ｊｉ－ｔ）ｉｎｇ　

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基于FPGA的DDS信号发生器设计分析

基于FPGA的DDS信号发生器设计分析

基于FPGA的DDS信号发生器设计分析

摘要：随着现代电子技术的飞速发展，直接数字频率合成DDS 技术逐渐被广泛使用，DDS 是目前数据调度常用的数据分发技术，此技术能够有效结合数据服务质量要求，完成数据分发操作。为此提出基于FPGA的DDS信号发生器设计，以提升信号发生器精度效果。

关键词：FPGA；DDS；信号发生器；设计；

1 DDS数据分发模型设计

网络层云服务器采用的DDS数据分发模型结构如图1所示。DDS数据分发模型中，将数据库云平台中的数据发送端看作为发布者，数据写入者为数据采集端，而订阅者与读入者即为云平台中的数据接收端。DDS数据分发模型的身份主要是通信数据库云平台中，通信网络的中间件，此模型能够为通信数据库云平台提供通信数据分发服务，让通信数据可以快速分发传输，从而避免出现数据拥塞问题。

图 1 基于 DDS 的通信数据库云平台

2系统硬件设计

2.1硬件整体方案 函数信号发生器的硬件系统主要包括MCU控制电路，FPGA构成的DDS发生器、DAC转换和低通滤波电路，及一些用于输入输出的器件等。按键输入和LCD输出显示主要由MCU负责控制，MCU然后将输入的信号运算处理后发送给FPGA，FPGA根据输入的各种参数在ROM表中寻址，同时输出对应控制的波形、频率和幅度的数字信号，最后经过DA转换为对应的模拟电压信号，在经过一个低通滤波器使得模拟电压信号变得平滑。

2.2硬件模块

电路系统的硬件电路主要分为两个部分，一是系统主控电路，二是DDS信号发生器电路。系统主控电路包括以STM32F103C8T6为主控的最小系统板、四路用户按键输入、OLED显示屏输出（SPI）、UART通信连接上位机、硬件SPI连接FPGA负责信号数据传输。DDS信号发生器电路，其中的FPGA模块的核心芯片为LatticeLCMXO2-4000HC-4MG132，其模块上内置8路输出LED指示灯、4路按键输入、4路拨码输入和两位数码管输出灯资源。DAC芯片采用3PEAK的高速10位DAC芯片3PD5651E，采样速率125MSPS，CMOS数模转换器。本系统中采用12MHz的外部晶振经过PLL倍频为120MHz小于DAC芯片的最大采样速率，符合使用要求。

基于FPGA的无人机控制器设计与实现

基于FPGA的无人机控制器设计与实现

基于FPGA的无人机控制器设计与实现

曲昱;曹辉

【摘 要】根据无人机系统的控制特点,提出了一种基于FPGA的无人机控制器设计方案,并完成了该方案的软硬件设计.该方案将键盘扫描、AD采样、指令编码与显示和指令异步串行发送等功能模块集成到FPGA内部,简化了控制器硬件结构.实际应用表明,该无人机控制器具有指令群延时低、功能可扩展性强等优点,能够满足使用要求.%According to the control characteristics of the UAV system, the

design for UAV controller based on FPGA is proposed in this paper. In

order to simplify the hardware structure of the controller, function

modules such as Keyboard scanning, AD sampling, instruction encoding

and displaying, and UART were integrated into the FPGA. Practical

application shows that the UAV controller has low instruction group delay,

and able to meet the requirements.

【期刊名称】《电子设计工程》

【年(卷),期】2013(021)006

【总页数】3页(P21-23)

【关键词】无人机控制器;FPFG;键盘扫描;UART

【作 者】曲昱;曹辉

【作者单位】西北工业大学第365研究所,陕西西安710072

【正文语种】中 文 【中图分类】TN702

无人机的飞行控制[1-2]和机载电子设备的控制指令主要通过地面控制计算机中的软件或者无人机控制器产生，这两种相互独立的控制方式互为备份。而无人机控制器主要由硬件电路和嵌入式软件设计实现，不依赖于计算机，因此具有可靠性高、稳定性好等优点，是实现无人机远程遥控的主要方式之一。传统的无人机控制器主要由单片机、ARM和8279等芯片设计实现[3-4]，具有系统结构简单等优点，但是对于无人机控制系统对指令时延要求和测控系统时序同步等问题，该设计方法增加了测控设备软件的设计复杂度，特别针对滑跑起降型无人机遥控信道低延时数据传输的实际应用要求，传统无人机控制器产生的指令延时难以满足无人机起降控制要求。

一种基于FPGA的UART IP核设计

一种基于FPGA的UART IP核设计

第３２卷第３期　四川兵工学报　２０１１年３月　

【自动化技术】　

一种基于ＦＰＧＡ的ＵＡＲＴ　ＩＰ核设计　

刘贤明，赵侃，谢恺　

（解放军炮兵学院，介肥２３００３Ｉ）　

摘要：针对大部分集成电路巾的ＵＡＲＴ（通用异步收发器）芯片成本庸、　路复杂、移ｆ『［　较差等缺点，提ＬｑＩ　ｒ一种基　于ＦＰＧＡ的ＵＡＲＴ　ＩＰ核设计方法，应用有限状态机设计ｒ接收　、发送　等帧块，　使川ＶｅｒｉｌｏｇＨＤＬ硬件描述语言　

进行编程仿真试验。仿真结果表明：该方法减小了系统休秋，降低ｒ　Ｊ』Ｊ牦，摊『　’　ｒ系统的稳定　和州　稚性，增加了系　统的灵活性，提高了可移植性。　’　关键词：ＦＰＧＡ（现场可编程逻辑门阵列）；ＵＡＲＴ（通用异步收发器）；ＩＰ（　识产权）十炙；状念机　中图分类号：ＴＮ３９１　文献标识码：Ａ　文章编号：ｌ００６—０７０７（２０１　１）０３—００６４—０３　

ＵＡＲＴ的全称是通用异步收发器（ｕｎｉｖｅｒｓａｌ　ａｓｙｎｃｈｒｏｎｏｕｓ　ｒｅｃｅｉｖｅｒ　ｔｒａｎｓｍｉｔｔｅｒ），是实现设备之间低速数据通信的标准　议。它具有使用简单（只有几个寄存器）、应用广泛、接线简　

单等优点，对电平进行转换后，通信距离较长，但存在电路复　杂、成本高、可移植性差等缺点。本文采用ＦＰＧＡ（现场逻辑　门阵列），通过对ＵＡＲＴ功能的分析和模块化处理，可以用波　特率发生器、接收器、发送器二大基本模块来描述ＵＡＲＴ，实　现ＵＡＲＴ的功能，使整个系统更为灵活、紧凑，减少整个电路　的体积，提高系统的可靠性和稳定性　Ｊ。　

１　ＵＡＲＴ概述　

ＵＡＲＴ是一种异步通信协议。“异步”指不需要额外的　时钟线进行数据的同步传输，是一种串行总线接口，只需占　

用２根线就可以完成数据的收发（一根接收数据，一根发送　数据），常用的标准通信波特率有９　６００　ｂｐｓ、１　１５　２００　ｂｐｓ等。　常见的串口有ＲＳ２３２，ＲＳ４８５等。串口一般以帧为单位　发送数据，一帧由起始位、数据位、校验位和停止位组成。数　据逐位传输，帧格式如图１所示。　１）起始位。ＵＡＲＴ空闲时（没有数据传输），总线为高