硬件描述语言2

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fpga的编程方法

fpga的编程方法FPGA（Field-Programmable Gate Array）是一种可编程的逻辑器件，能够根据用户的需求进行编程，实现各种不同的功能。

FPGA的编程方法有多种，包括硬件描述语言和图形化编程工具。

本文将介绍几种常用的FPGA编程方法，并对其特点和应用进行详细阐述。

一、硬件描述语言（HDL）硬件描述语言是一种用于描述数字电路的语言，常用的HDL有VHDL （VHSIC Hardware Description Language）和Verilog。

这种编程方法将硬件电路抽象为逻辑门、寄存器等基本元素，并通过编写代码来描述它们之间的连接关系和功能。

HDL具有描述精确、灵活性强的特点，适用于复杂的电路设计和开发。

使用HDL进行FPGA编程的过程大致包括以下几个步骤：1. 设计电路结构：根据需求和功能设计电路的逻辑结构，包括各个模块的功能和连接关系。

2. 编写HDL代码：使用VHDL或Verilog编写描述电路结构和功能的代码，包括模块实例化、信号赋值、时序控制等。

3. 综合与布局：将HDL代码综合为门级网表，然后进行布局布线，生成可配置的FPGA逻辑电路。

4. 下载与调试：将生成的逻辑电路下载到FPGA芯片中，并进行功能验证和调试。

二、图形化编程工具除了使用HDL进行编程，FPGA的编程方法还包括使用图形化编程工具，如LabVIEW FPGA和Xilinx System Generator等。

这些工具提供了可视化的界面，用户只需通过拖拽和连接图形元件，即可完成对FPGA的编程。

图形化编程工具的使用过程相对简单，适合初学者或对硬件电路编程不熟悉的人。

用户只需选择所需的功能模块，将其拖入工作区域，并通过连接线将各个模块连接起来。

然后，通过配置模块的参数和时序，即可生成对应的FPGA逻辑电路。

三、特殊领域的FPGA编程方法除了传统的HDL和图形化编程工具，还有一些特殊领域的FPGA编程方法。

VHDL与Verilog语言

VHDL与Verilog语言VHDL（VHSIC hardware description language）和Verilog是用于电子系统设计的硬件描述语言（HDL）。

这两种语言被广泛应用于数字逻辑设计和仿真，以及硬件描述、验证和综合。

1. VHDL（VHSIC hardware description language）VHDL是一种结构化的硬件描述语言，最初由美国国防部高速集成电路计划办公室（VHSIC，Very High Speed Integrated Circuits）开发。

VHDL以其强大的功能和灵活性而闻名，并被广泛用于数字系统的设计和验证。

VHDL的编写包括实体（Entity）和体（Architecture）两个主要部分。

实体部分描述了数字系统的输入输出接口、信号和组件的声明，而体部分描述了实体的内部结构、信号处理和逻辑功能。

VHDL具有丰富的数据类型、运算符和控制结构，可以方便地描述数字电路的行为和结构。

它还提供了强大的仿真和验证功能，使设计人员能够在开发和测试阶段快速迭代和调试设计。

2. VerilogVerilog是一种硬件描述语言，最初由Gateway Design Automation公司（现在是Cadence Design Systems的一部分）开发。

Verilog以其简洁的语法和易学易用的特性而受到广泛欢迎，并成为工业界标准。

Verilog的设计由模块（Module）组成，每个模块描述了一个黑盒子，包含输入和输出端口以及内部的逻辑功能。

模块可以进行层次化组合，从而实现较复杂的系统级设计。

Verilog的语法类似于C语言，具有类似的数据类型、运算符和控制结构。

它还提供了时序建模的能力，使设计人员能够描述数字电路的时序行为。

3. VHDL与Verilog的比较VHDL和Verilog在语法和功能上有一些区别，但它们都可以用于数字电路的设计和仿真。

以下是它们之间的一些比较：3.1 语法风格VHDL采用结构化的编程风格，需要明确的体、过程和信号声明，可以更好地控制和描述系统的结构和行为。

VHDL硬件描述语言(2)完

3.4.1 对象与赋值语句
1、VHDL中常用的 5 种对象： 1）简单名称，如 my_var; 2）索引名称，如 my_array_var(3); 3）片断名称，如 my_array_var(3 to 6); 4）记录域名，如 my_record.a_field; 5）集合，如(my_var1, my_var2)。所有对象均分为：变量和信号对象：= 表达式； -- 变量赋值对象 < = 表达式； -- 信号赋值要求：表达式的值必须与对象的类型、宽度一致。
output: out std_logic_vector(2 downto 0)); end coder;
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architecture art of coder is begin process(input) begin if input(7)=„0‟ then output<=“000”; elsif input(6)=„0‟ then output<=“001”; elsif input(5)=„0‟ then output<=“010”; elsif input(4)=„0‟ then output<=“011”;
when
when
值 => 顺序处理语句；
值 to 值 => 顺序处理语句；
when
值|值|值|…|值 => 顺序处理语句；
以上三种方式的混合；
when
others => 顺序处理语句；
24
Case 语句使用注意：
1）分支条件的值必须在表达式的取值范围内。 2）两个分支条件不能重叠。 3）CASE语句执行时必须选中，且只能选中一个分支条件。
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2、 case 语句

verilog的三种描述方式

verilog的三种描述方式
Verilog是一种硬件描述语言，用于描述和设计数字电路。

在Verilog中，有三种不同的描述方式：
1. 行为描述方式（Behavioral Modeling）：行为描述方式是一
种基于事件的描述方法，用于描述数字电路的行为和功能。

在行为描述方式中，使用进程或函数来描述电路的操作和行为。

例如，使用if-else语句、for循环和并行块等来描述数字电路
的行为。

行为描述方式更接近于编程语言，可以方便地实现复杂的逻辑和算法。

2. 数据流描述方式（Dataflow Modeling）：数据流描述方式是
一种基于信号流动的描述方法，用于描述数字电路的数据流和信号传递。

在数据流描述方式中，使用逻辑运算符（如AND、OR、NOT等）和信号赋值等来描述数字电路的数据流。

数据
流描述方式更接近于电路的物理结构，可以方便地实现组合逻辑。

3. 结构描述方式（Structural Modeling）：结构描述方式是一
种基于模块和组件的描述方法，用于描述数字电路的结构和组成。

在结构描述方式中，使用模块实例化、端口连接和网表等来描述数字电路的结构。

结构描述方式更接近于电路的布局和连接，可以方便地进行模块化设计和层次化设计。

硬件描述语言VHD2

状态机实验程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY state ISPORT(rst,clk:IN STD_LOGIC;d:in bit;q:out std_logic);END state;architecture behav of state istype state_type is (zero,one,two,three); signal pre_state,next_state:state_type; beginp1:process(rst,clk)beginif rst='1' thenpre_state<=zero;elsif(rising_edge(clk))thenpre_state<=next_state;end if;end process p1;p2:process(pre_state,d)begincase pre_state iswhen zero=>q<='0';if d='1' thennext_state<=one;elsenext_state<=zero;end if;when one=>q<='0';if d='1' thennext_state<=two;elsenext_state<=zero;end if;when two=>q<='0';if d='1' thennext_state<=three;elsenext_state<=zero;end if;when three=>q<='1';if d='1' thennext_state<=three; elsenext_state<=zero;end if;end case;end process p2;end architecture behav;四位移位寄存器的程序：元件例化程序：library ieee;use ieee.std_logic_1164.all;--use ieee.std_logic_unsigned.all;--use ieee.std_logic_arith.all;entity shift4 isport(ain,clk,rst:in std_logic; b:out std_logic);end entity shift4;architecture behav of shift4 iscomponent d_ff isport(clk,clr,d:in std_logic;q:out std_logic);end component d_ff;signal z:std_logic_vector(0 to 4);beginz(0)<=ain;u1:for i in 0 to 3 generatedff:d_ff port map(clk,rst,z(i),z(i+1));end generate;b<=z(4);end behav;－－D触发器程序：library ieee;use ieee.std_logic_1164.all;entity d_ff isport(clk,clr,d:in std_logic;q:out std_logic);end entity d_ff;architecture one of d_ff issignal q_temp:std_logic;beginprocess(clk,clr)beginif clr='0'thenq_temp<='0';elsif(clk'event and clk='1')thenq_temp<=d;end if;end process;q<=q_temp;end architecture one;信号传递程序：library ieee;use ieee.std_logic_1164.all;--use ieee.std_logic_unsigned.all;--use ieee.std_logic_arith.all;entity shift4_unit isport(ain,clk:in std_logic;y:out std_logic);end entity shift4_unit; architecture behav of shift4_unit isbeginprocess(clk)variable a,b,c,d:std_logic;beginif(clk'event and clk='1')theny<=a;a:=b;b:=c;c:=d;d:=ain;end if;end process;end architecture behav;实验程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY hadd ISPORT(a,b: IN STD_LOGIC;co,so: OUT STD_LOGIC); END ENTITY hadd; ARCHITECTURE behav OF hadd IS BEGINPROCESS(a,b) ISBEGINco<=a and b;so<=a xor b;END PROCESS ;END ARCHITECTURE behav; LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT(a,b: IN STD_LOGIC;c: OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE beh OF or2a ISBEGINPROCESS (a,b) ISBEGINC<=a or b ;END PROCESS;END ARCHITECTURE beh;实验仿真图如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fadd ISPORT(ain,bin,cin:IN STD_LOGIC;cout,sum: OUT STD_LOGIC);END fadd;ARCHITECTURE behavior OF fadd ISCOMPONENT haddPORT(a,b:IN STD_LOGIC;co,so: OUT STD_LOGIC);END COMPONENT hadd;COMPONENT or2aPORT(a,b: IN STD_LOGIC;c: OUT STD_LOGIC);END COMPONENT or2a;SIGNAL d,e,f: STD_LOGIC;BEGINU1: hadd PORT MAP(a=>ain,b=>bin,co=>d,so=>e);U2: hadd PORT MAP(a=>e,b=>cin,co=>f,so=>sum);U3: or2a PORT MAP(a=>d,b=>f,c=>cout);END ARCHITECTURE behavior；。

硬件描述语言

VHDL的程序至少由实体(entity)和结构体(architecture)两部分组成实体的作用、结构体的作用
entity adder1 is port( a:in bit; b:in bit; s:out bit; co:out bit ); end adder1; --以上是半加器的实体说明 architecture adder1_arch of adder1 is begin s<=a xor b; co<=a and b; end adder1_arch; --以上是半加器的结构体定义
2008-09~2008.12

VHDL 语言有两个标准版： VHDL’87 版和 VHDL’93 版。 VHDL’87 版的标识符语法规则经过扩展后，形成了 VHDL’93版的标识符语法规则。前一部分称为短标识符，扩展部分称为扩展标识符。VHDL’93版含有短标识符和扩展标识符两部分。
硬件描述语言
VHDL概述及其开发环境

1 硬件描述语言的概念、地位、用途、优点 2 VHDL代码如何变成电路 3 VHDL程序框架（实体＋结构） 4 MAX＋plusII快速入门
2008-09~2008.12
1 硬件描述语言的概念、地位、用途、优点

概念：VHDL是VHSIC（Very High Speed Integrated Circuit） Hardware Descriptions Language的缩写，即超高速集成电路的硬件描述语言。VHDL语言能够描述硬件电路的结构、行为与功能。历史：随着大规模专用集成电路ASIC(Application-specific IC)的开发和研制，为了提高开发的效率，增加已有成果的可继承性，各ASIC研制和生产厂家相继开发了用于各自目的的硬件描述语言。其中最有代表性的是美国国防部开发的VHDL语言。 Viewlogic公司开发的Verilog HDL以及ALTERA公司开发的AHDL 语言。VHDL硬件描述语言在1987年被接纳为IEEE 1076标准，并且在1993年进行了扩展，修订为新的VHDL语言标准IEEE 1164， 1996年，IEEE 1076.3成为VHDL的综合标准。1995年，中国国家技术监督局发布的《CAD通用技术规范》中也明确推荐采用VHDL 作为我国电子设计自动化硬件描述语言的国家标准。

verilog and语句

verilog and语句摘要：一、Verilog简介1.Verilog是一种硬件描述语言2.用于描述数字电路和模拟混合信号电路3.设计人员可以用它来描述电路的结构和功能二、And语句在Verilog中的作用1.And语句用于连接两个或多个信号2.实现逻辑与操作3.常见于组合逻辑电路的设计三、And语句的语法1.基本语法2.示例四、And语句的注意事项1.保持信号宽度一致2.避免出现“X”信号3.使用合适的括号正文：Verilog是一种硬件描述语言，广泛应用于数字电路和模拟混合信号电路的设计领域。

设计人员可以用它来描述电路的结构和功能，从而实现对电路的控制。

在Verilog中，And语句是一种重要的逻辑连接方式，用于实现逻辑与操作。

下面，我们将详细介绍And语句的语法和使用注意事项。

首先，我们来看一下And语句的基本语法。

在Verilog中，And语句用于连接两个或多个信号。

它的基本语法如下：```A & B;```其中，A和B是需要连接的信号名。

在实际应用中，还可以使用括号来改变优先级，如下所示：```A & (B | C);```接下来，我们通过一个示例来演示如何使用And语句。

假设我们有一个4位全加器，其输入为A、B、Cin，输出为SUM和Cout。

我们可以用Verilog 代码来描述这个全加器，如下所示：```module full_adder(input A,input B,input Cin,output SUM,output Cout);assign SUM = A ^ B ^ Cin; // 异或操作实现和assign Cout = (A & B) | (A & Cin) | (B & Cin); // 与操作实现进位endmodule```最后，我们需要注意使用And语句时的一些事项。

首先，保持信号宽度一致。

例如，如果A和B是4位信号，那么Cin也应该是4位信号。

硬件描述语言Verilog HDL

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6.2 Verilog HDL 入门 6.2.1 Verilog HDL 的基本结构 6.2.2 简单 Verilog HDL 实例
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6.2.1 Verilog HDL的基本结构
Verilog 使用大约100个预定义的关键词定义该语言的结构 1. VerilogHDL 程序由模块构成。每个模块的内容都是嵌在关键词module和 endmodule两个语句之间。每个模块实现特定的功能。 2. 每个模块先要进行端口的定义，并说明输入（input) 、输出（output)和双向（inout)，然后对模块功能进行描述。 3. 除了endmodule语句外，每个语句后必须有分号。 4. 可以用/* --- */和//…..，对VerilogHDL程序的任何部分做注释。
例 2选1数据选择器的程序实例
a
0 out
b
1
sel
13
module mux2_1(out, a, b, sel) ;
output out;
数
input a, b; input sel;
assign out= sel ? b : a;
据流描述
endmodule
module mux2_1(out, a, b, sel) ;
VHDL 和Verilog 的功能较强，属于行为(功能)描述语言。两种HDL均为IEEE标准。特别是Verilog HDL的语法来源于C语言，它较 VHDL 好用好学。
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6.1 概述 6.2 Verilog HDL入门 6.3 Verilog HDL基本语法规则 6.4 Verilog HDL结构级建模 6.5 Verilog HDL数据流建模 6.6 Verilog HDL行为级建模 6.7 数字钟电路设计

2_EDA技术

构
硬件描述语言VHDL
eqcomp4.vhd
库包实体
--eqcomp4 is a four bit equality comparator
文件名和实体名一致
Library IEEE; use IEEE.std_logic_1164.all;
entity eqcomp4 is port(a, b:in std_logic_vector(3 downto 0); equal :out std_logic); end eqcomp4; architecture dataflow of eqcomp4 is begin equal <= ‘1’ when a=b else ‘0’; End dataflow;
硬件描述语言VHDL
VHDL的优点
• 用于设计复杂的、多层次的设计。支持设计库和设计的重复使用 • 与硬件独立，一个设计可用于不同的硬件结构，而且设计时不必了解过多的硬件细节。 • 有丰富的软件支持VHDL的综合和仿真，从而能在设计阶段就能发现设计中的Bug，缩短设计时间，降低成本。 • 更方便地向ASIC过渡 • VHDL有良好的可读性，容易理解。
每行；结尾关键字end后跟实体名
构造体
关键字begin
关键字end后跟构造体名
VHDL 大小写不敏感
硬件描述语言VHDL
• 2.1 库（Library）
– 库是专门存放预编译程序包（Package）的地方。库的使用方法是：在每个设计的开头声明选用的库名，用USE语句声明所选中的逻辑单元。 – 库的一般格式为
硬件描述语言VHDL
结构体－－数据流描述描述输入信号经过怎样的变换得到输出信号
• architecture dataflow1 of eqcomp4 is • begin • equal <= ‘1’ when a=b else ‘0’; • end dataflow1; • • • • • • •

硬件描述语言verilog_HDL基础

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1.4 Verilog 目前的应用情况和适用的设计
Verilog 较为适合系统级(System)、算法级(Alogrithem)、寄存器传输级(RTL)、逻辑 (Logic)、门级(Gate)和电路开关级(Switch)的
设计，而对于特大型（千万门级以上）的系统级(System)设计，则VHDL更为合适。
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1.5 采用 Verilog HDL 设计复杂数字电路的优点
1.5.1 传统设计方法——电路原理图输入法
采用电路原理图输入法进行设计，周期长、需要专门的设计工具、需手工布线等。这种低水平的设计方法大大延长了设计周期。
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1.5.2 Verilog HDL 设计法与传统的电路原理图输入法的比较
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什么是硬件描述语言
具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级编程语言
这种特殊结构能够：
描述电路的连接描述电路的功能在不同抽象级上描述电路描述电路的时序表达具有并行性
HDL主要有两种：Verilog和VHDL
Verilog起源于C语言，因此非常类似于C语言，容易掌握 VHDL格式严谨 VHDL出现较晚，但标准化早。IEEE 1706-1985标准。
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概述
Verilog HDL行为描述语言具有以下功能：
• 可描述顺序执行或并行执行的程序结构。 • 用延迟表达式或事件表达式来明确地控制过程的启动时间。 • 通过命名的事件来触发其它过程里的激活行为或停止行为。 • 提供了条件如if-else、case、循环程序结构。 • 提供了可带参数且非零延续时间的任务(task)程序结构。 • 提供了可定义新的操作符的函数结构(function)。 • 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 • Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。

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不需要连接的端口直接忽略掉即可
D_FF d0 (.d(d[ 0]), .clk(clk), .clr(clr), .q(q[ 0]));
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2.2 Verilog 语法要素
标识符关键词空白和注释常量字符串延时＃操作符
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2.关键词关键词 Verilog HDL 定义了一系列保留字，叫做关键词。注意只有小写的关键词才是保留字。例如，标识符always (这是个关键词)与标识符ALWAYS(非关键词)是不同的。
数据流语句端口声明
a[2:0] b[2:0]
cout
adder
cin
这个例子描述了一个三位的加法器。从例子中可以看出整个这个例子描述了一个三位的加法器。 Verilog HDL程序是嵌套在程序是嵌套在module和endmodule声明语句里程序是嵌套在和声明语句里只出现了一个assign语句。语句。的，只出现了一个语句
2010-10-20 GUET School of Information & Communications 14
合法和非法标识符
合法的：合法的： shift_reg_a busa_index bus263 非法的：非法的： 34net 34net //不能用数字开头 a*b_net //不能含有非字母符号* n@263 n@263 //不能含有非字母符号@
2010-10-20 GUET School of Information & Communications 7
例SR触发器模块触发器模块
//SR 触发器 module SR_FF (Q, Q_n,S,R); output Q, Q_n; //端口声明端口声明 input S,R; nand n1(Q, S,Q_n); nand n2(Q_n,R,Q); endmodule
always and assign begin buf buf if0 bufif1 case casex casez cmos deassign default defparam disable edge else end endcase endmodule endfunction endprimitive endspecify endtable endtask event for force forever fork function highz0 highz1 if ifnone initial inout input integer join large macrmodule medium module nand negedge nmos nor not notif0 notif1 or output parameter pmos posedge primitive pull0 pull1 pullup pulldown rcmos real realtime reg release repeat rnmos rpmos rtran rtranif0 rtranif1 scalared small specify specparam strong0 strong1 supply0 supply1 table task time trantranif0 tranif1 tri tri0 tri1 triand trior trireg vectored wait wand weak0 weak1 while wire wor xnor xor
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2.1 模块模块module
必须出现 1.模块是verilog设计中的基本程序结构，定义设计的输入出模块:是设计中的基本程序结构，输入/出模块设计中的基本程序结构定义设计的输入端口，接口的类型和数量. 接口的类型和数量端口，I/O接口的类型和数量
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输入端口输出端口双向端口
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例设计三位全加器
模块名
端口列表
sum[2:0]
module adder ( cout,sum,a,b,cin ); input [2:0] a,b; input cin; output cout; output [2:0] sum; assign {cout,sum}=a+b+cin; endmodule
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1.标识符标识符(identifiers) 标识符
标识符是用户在描述时给Verilog对象起的名字对象起的名字标识符是用户在描述时给标识符必须以字母(a-z, A-Z)或( _ )开头，后面可以是字母、数字、( $ )或开头，标识符必须以字母或开头后面可以是字母、数字、或 ( _ )。。最长可以是1023个字符个字符最长可以是标识符区分大小写，和标识符区分大小写，sel和SEL是不同的标识符是不同的标识符模块、模块、端口和实例的名字都是标识符 module MUX2_1 (out, a, b, sel); output out; Verilog标识符标识符 input a, b, sel; not not1 (sel_, sel); and and1 (a1, a, sel_); and and2 (b1, b, sel); or or1 (out, a1, b1); endmodule
标识符书写注意事项：标识符书写注意事项：
1、用有意义的有效的名字如Sum 、CPU_addr等。、用有意义的有效的名字如等 2、用下划线区分词。 2、用下划线区分词。 3、采用一些前缀或后缀，如、采用一些前缀或后缀，时钟采用Clk 前缀：Clk_50，Clk_CPU；前缀：时钟采用，；低电平采用_n 后缀：低电平采用后缀：Enable_n；； 4、统一一定的缩写如全局复位信号、统一一定的缩写如全局复位信号Rst。。 5、同一信号在不同层次保持一致性，如同一时钟信号必须在各模块、同一信号在不同层次保持一致性，保持一致。保持一致。 6、参数采用大写，如SIZE 。、参数采用大写，
硬件描述语言及其在数字系统中的应用
主讲：副教授）主讲：谢跃雷（副教授）
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GUET School of Information & Communications1源自第二讲 Verilog语法
Verilog模块module Verilog语法要素 Verilog数据类型及逻辑系统
module能够表示：能够表示：能够表示物理块，物理块，如IC或ASIC单元或单元逻辑块，如一个CPU设计的逻辑块，如一个设计的ALU部分部分设计的整个系统每一个模块的描述从关键词module开始，有一个名称开始，每一个模块的描述从关键词开始等等），（如SN74LS74，DFF，ALU等等），由关键词，，等等），由关键词 endmodule结束。结束。结束 module内部的个部分：内部的5个部分内部的个部分：变量声明数据流语句低层模块实例行为描述块任务和函数每一部分在module内部出现的顺序是任意的。内部出现的顺序是任意的。每一部分在内部出现的顺序是任意的一个verilog源文件中可以有多个模块，且对排列顺序源文件中可以有多个模块，一个源文件中可以有多个模块不做要求。不做要求。
调用模块名
例化名
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当设计大规模系统时，端口太多，记住端口顺序不大可能，当设计大规模系统时，端口太多，记住端口顺序不大可能，可以采用按名连接方法。可以采用按名连接方法。
D_FF d0 (.d(d[ 0]), .clk(clk), .clr(clr), .q(q[ 0]), .qb(qb[ 0]));
module 模块名 ( 端口列表 ); 端口声明, 端口声明,参数声明
wire,reg和其它类型和其它类型的变量声明可选低层模块实例 always和initial块，所有和块行为语句都在块内数据流语句（assign)
任务和函数 endmodule
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GUET School of Information & Communications
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在调用模块时，可以用顺序连接和按名连接把模块定义的在调用模块时，可以用顺序连接和按名连接把模块定义的顺序连接端口与外部信号连接起来
顺序连接：需要连接的信号需要与模块声明的端口列表一致；顺序连接：需要连接的信号需要与模块声明的端口列表一致；信号需要与模块声明的端口列表一致
S
Q
Q_n R
nand为verilog中的为中的与非门门级原语部件
模块中的5个部分并没全部出现，模块中的个部分并没全部出现，个部分并没全部出现只出现在低层次模块实例化
2010-10-20
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D触发器模块触发器模块