8路抢答器课程设计

郑州科技学院《数字电子技术》课程设计题目学生姓名专业班级学号院（系）指导教师完成时间2013年4月26日目录1 课程设计的目的 (1)2 课程设计的任务与要求 (1)3 设计方案与论证 (2)3.1 方案的选择 (2)3.1.1 方案一 (2)3.1.2 方案二 (2)3.2 方案论证 (3)4 设计原理及功能说明 (3)5 单元电路的设计 (4)5.1 抢答器电路 (4)5.2 译码显示电路 (7)5.3 减计时显示电路 (8)5.4 脉冲信号产生电路 (10)6 硬件的制作与调试 (12)6.1 电路焊接 (12)6.2 调试中出现的问题及解决方法 (12)7 总结 (13)参考文献 (14)附录1: 总体电路原理图 (15)附录2：元器件清单 (16)1 课程设计的目的通过八路抢答器的设计实验，回顾所学数字电子技术的基础理论和基础实验，掌握组合电路、时序电路和常用集成电路的综合使用及设计方法，熟悉掌握优先编码器、单脉冲触发器、计数器、555电路及译码∕驱动电路的应用方法。

熟悉multisim仿真软件的使用，掌握用multisim软件进行时序逻辑电路的设计与测试方法。

达到数字实验课程大纲所要求掌握的基本内容。

通过本次课程设计要实现以下两个目标：一、初步掌握数字电子线路的设计、组装及调试方法。

即学会根据设计要求，查阅文献资料，收集、分析类似电路的性能，并通过组装调试等实践活动，使电路达到性能要求；二、课程设计为后续的毕业设计打好基础。

毕业设计是系统的工程设计实践，而课程设计的着眼点是让学生开始从理论学习的轨道上逐渐引向实际方面，运用已学过的分析和设计电路的理论知识，逐步掌握工程设计的步骤和方法，同时，课程设计报告的书写，为今后从事技术工作撰写科技报告和技术资料打下基础。

2 课程设计的任务与要求1. 抢答器最多可供8名选手参赛，每个选手用一个按键控制，并设置一个系统清零和抢答控制开关S；2. 抢答器具有数据锁存功能，并将锁存数据用LED数码管显示出来；3. 开关S作为清零及抢答器控制开关，当开关S被按下时抢答电路清零，松开后则允许抢答；4. 有抢答信号输入时，并显示出相应的号码，此时再按其他任何一个抢答器按键均无效。

3 设计方案与论证3.1 方案的选择3.1.1 方案一原理：在选手抢答前，“清除/起始”开关S使基本RS触发器输出端Q为0，使集成8线-3线优先编码器禁止；当主持人按下“清除/起始”开关S时，基本RS触发器输出端Q为1，与优先扩展输出端Yes共同作用，使集成8线-3线优先编码器选通输入端GT为0，允许编码，等待数据输入。

此时优先按动序号的组号立即通过编码器按BCD421码输出，经RS锁存器74LS279将该数码锁存到LED显示器上。

与此同时，Yes（引脚为14）由1翻转为0，与非门G1输出为1，选通输入端ST为1，编码器被禁止。

图3.1 方案一原理图3.1.2 方案二该方案即为本次课程设计所采用的方案，它采用了74LS148来实现抢答器的选号，采用了74LS279芯片实现对号码的锁存，采用了74LS48实现译码显示电路，采用了74LS192实现可逆十进制计数的减法计数，采用555芯片产生秒脉冲信号来共同实现倒计时功能。

3.2 方案论证在方案一中，主要多了一个基本RS触发器，以及相对的74LS148引脚与74LS279之间连线的相应改变，这又涉及到之后的提高方案中的连线的改变。

它有自身的优点，即基本RS触发器又相当一锁存器（74LS279），它可以对主持人的指令进行进一步的锁存，这样就可以增强它的抗干扰能力，但其线路过于复杂，另外此次实验所用的电路板对电路设计的大小要求很高，而且在布局和焊接上要越精练越好，所以它不是首选方案。

而由于方案二已能满足基本设计和提高设计的要求，而且它的原理更简单易懂，直观明了，元件更少，连线更方便，焊接更可靠，且比较容易实现，所以最终选用了方案二。

4 设计原理及功能说明图4.1八路抢答器工作框图如图4.1所示电路包括主体电路和扩展电路两部分。

其中主体电路完成基本的抢答功能，即主持人按下控制开关后，当选手按动抢答键时，数码管显示选手编号，同时封锁输入电路，其他选手抢答无效。

扩展电路完成定时抢答的功能以及报警功能。

图4.1所示电路的工作过程是：接通电源后，主持人将控制开关置于“清除”处，此时抢答器处于禁止状态，选手不能进行抢答，定时显示器显示设定的时间（30s），当主持人将控制开关置于“开始”时，报警指示灯亮，抢答器处于工作状态，同时定时器开始倒计时。

当选手在定时时间内按动抢答键时，电路要完成以下功能：（1）优先编码电路判断抢答者的编号，并由锁存器进行锁存，然后通过译码显示电路在数码管上显示抢答者的编号；（2）抢答指示灯亮；（3）控制电路对其余输入编码进行封锁，禁止其他选手进行抢答；（4）控制电路要使定时器停止工作，数码管上显示剩余的抢答时间，当选手将问题回答完毕，主持人操作控制开关进行系统清零，使系统回复到禁止工作状态，以便进行下一轮抢答。

当定时时间到，却没有选手抢答时，系统中的报警指示灯熄灭，并封锁输入电路，禁止选手超时后抢答。

5 单元电路的设计本设计可实现八路带倒计时抢答功能，实现方法较为巧妙，同时在没有用可编程芯片的情况下总体电路较为简洁。

设计主要由以下四大板块构成：①抢答器电路②译码显示电路③减计时显示电路④脉冲信号产生电路各个板块间互有反馈，很好的实现了该设计应该实现的功能5.1 抢答器电路抢答电路的功能有两个：一是能分辨出选手按键的先后，并锁存优先抢答者的编号，供译码显示电路使用;二是要使其他选手的按键操作无效。

选用优先编码74LS48和RS锁存器74LS279可以完成上述功能，其电路组成如图5.1所示：图5.1 抢答器电路原理图工作原理：当主持人控制开关处于“清零”位置时，RS触发器的R端为低电平，输出端（4Q～1Q）全部为低电平。

于是74LS48的BI=0，显示器灭灯；74LS148的选通输入端GS=0，74LS148处于工作状态，此时锁存电路不工作。

当主持人将开关拨到“开始”位置时，优先编码电路和锁存电路同时处于工作状态，既抢答器处于等待工作状态，等待输入端I7、I6、I5、I4、I3、I2、I1、I0输入信号，当有选手将键按下时（如按下S5），74LS148的输出Y2Y1Y0=010，Y EX=0，经RS锁存器后，CTR=1，BI=1，此时74LS279处于工作状态，4Q3Q2Q=101，经74LS48译码后，显示器显示出“5”。

此外，CTR=1，使74LS148的ST端为高电平，74LS148处于禁止工作状态，封锁了其它按键的输入。

当按下的键松开后，此时由于74LS148的CTR＝1，使优先编码工作标志端等于1，所以74LS148仍处于禁止工作状态，其它按键的输入信号仍不会被接受。

这就保证了抢答者的优先性以及抢答电路的准确性。

当优先抢答者回答完问题后，主持人操作控制开关S，使抢答电路复位，以便进行下一轮抢答。

其中编码模块采用74LS148 8-3线优先编码器来编码，由于是低电平触发，电路中应用10K上拉电阻，在触发端无动作时，输出为111，GS输出1；当触发端有动作时，输出相应编号的BCD码的反码，同时GS输出0.具体电路见图5.2：图5.2 编码模块电路RS触发器：1.保持状态。

当输入端接入S=R=1的电平时，如果基本SR触发器现态Q=1、Q=0，则触发器次态Q=1、Q=0；若基本SR触发器的现态Q=0、Q=1，则触发器次态Q=0、Q=1。

即S=R=1时，触发器保持原状态不变。

2. 置0状态。

当S=1，R=0时，如果基本SR触发器现态为Q=1、Q=0，因R=0，会使Q=1，而Q=1与S=1共同作用使Q端翻转为0；如果基本SR触发器现态为Q=0、Q=1，同理会使Q=0，Q=1。

只要输入信号S=1，R=0，无论基本SR触发器的输出现态如何，均会使输出次态置为0态。

3.置1状态。

当S=0、R=1时，如果触发器现态为Q=0、Q=1，因S=0，会使G1的输出端次态翻转为1，而Q=1和R=1共同使G2的输出端Q=0；同理当Q=1、Q=0，也会使触发器的次态输出为Q=1、Q=0；只要S=0、R=1，无论触发器现态如何，均会将触发器置1。

4.不定状态。

当S=R=0时，无论触发器的原状态如何，均会使Q=1，Q=1。

当脉冲去掉后，S和R同时恢复高电平后，触发器的新状态要看G1和G2两个门翻转速度快慢，所以称S =R =0是不定状态，在实际电路中要避免此状态出现。

基本RS 触发器的逻辑图、逻辑符号和波形图如图5.3所示，附加74LS148的真值表，如表5.1所示：（a ）逻辑图 （b ）逻辑符号 （c ）波形图图5.3 基本RS 触发器表5.1 74LS148真值表5.2 译码显示电路本电路采用七段共阴级数码管显示，同时采用74LS48来译码驱动数码管。

G 1G 2RSQ置0置1保持具体电路如图5.4：图5.4 数码管驱动电路该模块原理很简单，74LS48三个控制端置相应的有效电平后，输出对应BCD 码的七段显示码，74LS48真值表见表5.2：表5.2 74LS48真值表5.3 减计时显示电路本模块采用可预制的十进制同步加/减计数器74LS192，74LS192的清除端是异步的。

当清除端（CLR）为高电平时，不管时钟端（CPD、CPU）状态如何，即可完成清除功能。

74LS192的预置是异步的。

当置入控制端（~LOAD）为低电平时，不管时钟CP的状态如何，输出端（QA～QD）即可预置成与数据输入端（A～D）相一致的状态。

74LS192的计数是同步的，靠CPD、CPU同时加在4个触发器上而实现。

在CPD、CPU上升沿作用下QA～QD 同时变化，从而消除了异步计数器中出现的计数尖峰。

当进行加计数或减计数时可分别利用CPD 或CPU，此时另一个时钟应为高电平。

当计数上溢出时，进位输出端（~CO）输出一个低电平脉冲，其宽度为CPU低电平部分的低电平脉冲；当计数下溢出时，错位输出端（~BO）输出一个低电平脉冲，其宽度为CPD低电平部分的低电平脉冲。

具体电路如图5.5，74LS192真值表见表5.3：图5.5 减计时电路表5.374LS192真值表5.4 脉冲信号产生电路此模块采用555构成的多谐振荡器，产生矩形波。

其周期计算公式T=0.69*（R6+2*R7）C1 （5-1）占空比D=（R6+R7）/（R6+2*R7）*100% （5-2）具体电路如图5.6，附加图5.7为仿真结果：图5.6 多谐振荡器电路图5.7仿真结果6 硬件的制作与调试6.1 电路焊接通过实验原理图进行实物焊接，焊接时能深刻体会到焊接工艺的重要性：各个芯片的引脚功能不能混淆，必须了解各个芯片的使用方法，内部结构以及使用时的注意事项，该接电源的一定要接电源，该接地的一定要接地，且不能有悬空。