EDA 程序 题库
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一、设计题1．请用VHDL中的if语句描述一个D触发器（181页）
2．8选1数据选择器，用VHDL写出源程序。
其中：D7—D0是数据输入端，S2、S1和S0是控制输入端，Y是数据输出端。
当S2、S1、S0=“000”时，D0数据被选中，输出Y=D0；当S2、S1、S0=“001”时，D1数据被选中，输出Y=D1，以次类推。
试用CASE语句描述3-8译码器74LS138的逻辑功能说明：（1）输出为低电平有效；（2）74LS138有3个附加控制端G1、G2A和G2B，当G1＝1，G2A+G2B=0时，译码器处于工作状态，否则译码器被禁止，所有输出端均被封锁为高电平。
3.用VHDL语言设计一个3—8译码器，管脚如图所示，其中en为使能端，sel(2 downto 0)为输入，y(7 downto 0)是输出，实体为dec，结构体为behave。
(P174)
4．用VHDL语言设计一个2—10进制译码器，其中输入a（3 downto 0）：4位BCD码，输出y（9 downto 0）：10位二进制数，实体名为ym2_10，结构体名为rtl。
5．用元件例化语句设计如图所示电路。
元件为2输入与非门YF2，实体名为YF4，结构体名为ab，端口采用如图标称。
（152页）
6.题目：用VHDL语言编写十二进制同步计数器。
引脚定义: reset复位，en计数控制，clk时钟，q(3 downto 0)计数器输出。
7.采用FOR-LOOP语句设计4（或8位）位奇偶校验逻辑电路的VHDL程序。
（参考117，123页，不需要比较功能）
9.四选一数据选择器MUX，其端口定义如下：选择信号输入sel(1 downto 0)；数据输入D3—D0；输出cout。
当sel=“00”时，D0数据被选中，输出cout=D0；当sel=“01”时，D1数据被选中，输出cout=D1，以次类推。
试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。
(a)用if语句。
(b)用case 语句。
(c)用when…else…语句。
（可参考178页）
10. VHDL语言编写4 BIT（4位）二进制同步加法计数器,实体名称为CNT4，引脚定义: RST 复位，EN计数控制，CLK时钟，COUT(3 DOWNTO 0)计数器输出。
（参考161页）或：用VHDL设计一个四位二进制加法计数器（161页）
12.设计十进制数的共阴极数码管显示VHDL程序，其中输入为SR(3 DOWNTO 0),输出端为LED(6 DOWNTO 0)，实
16．利用IF语句描述8-3优先级编码器的功能，端口定义：输入input(7 DOWNTO 0)，输出sc(2 DOWNTO 0)。
13.用VHDL设计一个有使能端（EN）和清零端（CLR）的3BIT（三位）同步加法计数器，其中时钟为CLK，输出端为Q(2 DOWNTO 0)，实体为CNT8，结构体为RTL
15.用VHDL设计一个有使能端（EN）和清零端（CLR）的同步时7进制计数器，其中时钟为clk，输出端为q(2 downto 0)，实体为cnt8，结构体为behave。
8.用VHDL语言编写D触发器行为描述程序。
要求：实体名称为dff；结构体为rtl；端口：输入为d，clk，输出为q 。
17.用VHDL设计一个有使能端（en）和清零端（rst）的同步十进制计数器，其中时钟为clk，输出端为q(3 downto 0)，实体为count10，结构体为behave。
18.用VHDL设计一个具有清零功能的组合逻辑电路十进制加法器（清零：clr,输入：in1；输出out1）。
（139页）。
（185页）。
19. 用VHDL设计一个具有同步复位功能的D触发器（输入：D,CKL,RESET;输出：Q）
20.用VHDL设计一个8位寄存器(锁存器)。
（输入：D,CLK;输出：Q）（185页）（或
21.用VHDL设计一个8位右移寄存器（输入：CLK,DIN；输出：QB）。
