EDA考试题目+标准答案
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EDA考试题目+标准答案
EDA考试题目+答案
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简答：
1.VHDL中变量与信号的主要区别
一、变量是一个局部量，只能在进程和子程序，无延时，立即发生，主要作用是在进程中作为临时的数据存储单元。
二、信号是一个全局量，有延时，进程只对信号敏感，不对变量敏感
比较对象信号SIGNAL 变量V ARIABLE
基本用法用于作为电路中的信号连线用于作为进程中局部数据存储单元与Verilog对比信号赋值类似于非阻塞式赋值变量赋值类似于阻塞式赋值
适用范围在整个结构体内的任何地方都适用只能在所定义的进程中使用
行为特性在进程最后才对信号赋值，有延时立即赋值，无延时
从VHDL语句功能和行为仿真来看，信号与变量的差异主要表现在接受信息的方式和信息保持与传递的区域大小上。
（1）如：信号可以设置传输延迟量，而变量则不能；
（2）如：信号可作为模块间的信息载体，如在结构体中个进程间传递信息；变量只能作为局部的信息载体，如只能在所定义的进程中有效。
（3) 变量的设置有时只是一种过渡，最后的信息传输和界面间的通信都是靠信号来完成综合后的信号将对应更多的硬件结构。
2.ASIC、FPGA、EDA、ISP的含义
ASIC：专用集成电路FPGA：可编程逻辑器件EDA：电子设计自动化ISP：因特网服务提供商 3.常用的库的名称（IEEE STD WORK VITAL）
5.进程语句的特点
（1）进程与进程，或其它并行语句之间的并行性，体现硬件电路并行运行特征。
（2）进程内部的顺序语句具有顺序与并行双重性。顺序行为体现硬件的逻辑功能，并行行为体现硬件特征。
进程内部使用顺序语句，对一个系统进行算法、行为和逻辑功能进行描述，可以具有高抽象性的特点，可以与具体的硬件没有关联。
这种顺序仅是指语句执行上的顺序（针对于HDL的行为仿真），并不意味着PROCESS语句在综合后所对应的硬件逻辑行为也同样具有顺序性。
VHDL程序无法进行诸如软件语言那样的“单步”调试，因为整个程序是一个整体，不能割裂每一句，只能通过仿真波形来了解程序的问题。
（3）进程有启动与挂起两种状态。
（4）进程与进程，或其它并行语句之间通过信号交流。
（5）时序电路必须由进程中的顺序语句描述，而此顺序语句必须由不完整的条件语句构成。推荐在一个进程中只描述针对同一时钟的同步时序逻辑，而异步时序逻辑或多时钟逻辑必须由多个进程来表达。
6.实体定义时端口方向OUT与BUFFER有何不同?
OUT：输出端口。定义的通道为单向输出（写）模式，即通过此端口只能将实体内的数据流向外部。
BUFFER：缓冲端口。其功能与INOUT类似，区别在于当需要输入数据时，只允许内部回读输出的信号，即允许反馈。
如：在计数器的设计中，将计数器输出的计数信号回读，作为下一次计数的初值。
与OUT模式相比，BUFFER回读信号不是由外部输入的，而是由内部产生、向外输出信号。即OUT结构体内部不能再使用，BUFFER结构体内部可再使用。
半加器的完整VHDL描述 ENTITY half_adder IS
PORT (x,y : IN BIT;
s: OUT BIT;
c: OUT BIT);
END ENTITY half_adder; ARCHITECTURE dataflow OF
half_adder IS
BEGIN
s <= x XOR y;
c <= x AND y;
END ARCHITECTURE dataflow;改错
1．PROCESS
……
END PROCESS;
BEGIN
WITH s SELECT
yout<=0 WHEN “00”;
1 WHEN “01”;
2 WHEN “10”;
'Z'WHEN others 2．SIGNAL q：INTEGER range 0 to 50;
……
CASE q IS
WHEN 0 TO 15=>sel<=”001”;
WHEN 16TO 50 =>sel<=”110”;
END CASE;
4.什么是函数的重载?举例说明。
VHDL允许以相同的函数名定义函数，但要求函数中定义的操作数具有不同的数据类型，以便调用时用以分辨不同功能的同名函数，以此定义的函数称为重载函数LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
PACKAGE packexp IS FUNCTION max( a,b ：IN STD_LOGIC_VECTOR) RETURN
STD_LOGIC_VECTOR ；
FUNCTION max( a,b ：IN BIT_VECTOR) RETURN BIT_VECTOR ；
FUNCTION max( a,b ：IN INTEGER )
RETURN INTEGER ；
END；
7.Moore型状态机与Mealy型状态机有何区别
从输出时序上看，前者属于同步输出状态机，而后者属于异步输出状态机。
Moore型状态机的输出仅为当前状态的函数，这类状态机在输入发生变化时还必须等待时钟的到来，时钟使状态发生变化后才导致输出的变化，所以比Mealy机要多等待一个时钟周期。
Mealy型状态机的输出是当前状态和所有输入信号的函数，它的输出是在输入变化后立即发生，不依赖时钟的同步。
编程：
3-8译码器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY dec38 IS
PORT(sel: IN STD_LOGIC_VECTOR(2 DOWNTO 0);
en: IN STD_LOGIC;
y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END dec38;
ARCHITECTURE rt1 OF dec38 IS
BEGIN
PROCESS(sel,en)
BEGIN
IF(en='1') THEN
y<=(OTHERS=>'0');
y(CONV_INTEGER(sel))<='1'; END IF;
END PROCESS;
END rt1; 8位移位寄存器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY shift IS
PORT (clk,load:IN STD_LOGIC;
din: IN STD_LOGIC_VECTOR(7 DOWNTO 0);
dout: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
qb: OUT STD_LOGIC);
END shift;
ARCHITECTURE behav OF shift IS SIGNAL reg8:
STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN
PROCESS(clk,load)
BEGIN
IF clk'EVENT AND clk='1' THEN
IF load='1' THEN reg8<=din;
ELSE reg8(6 DOWNTO 0)<=reg8(7 DOWNTO 1);
END IF;
END IF;
END PROCESS;
qb<=reg8(0); dout<=reg8;
END behav;
31进制计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT31 IS PORT
(CLK,RST,EN, LOAD : IN STD_LOGIC; DATA:IN
STD_LOGIC_VECTOR(4 DOWNTO 0); DOUT:OUT
STD_LOGIC_VECTOR(4 DOWNTO 0); COUT:OUT STD_LOGIC );
END ENTITY CNT31; ARCHITECTURE behav OF CNT31 IS BEGIN
PROCESS(CLK, RST, EN, LOAD) VARIABLE Q : STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN IF RST = '0' THEN Q:=
(OTHERS =>'0') ; ELSIF CLK'EVENT AND CLK='1' THEN IF EN ='1'
THEN IF (LOAD='0') THEN Q:=DATA;
ELSE
IF Q < 30 THEN Q := Q + 1; ELSE Q:= (OTHERS =>'0'); END
IF; END IF; END IF; END IF;
IF Q= 30 THEN COUT <= '1'; ELSE COUT <='0'; END IF;
DOUT <= Q; END PROCESS; END behav; 8位奇偶校验电路
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY
parity_check IS PORT (a:IN STD_LOGIC_VECTOR (7 DOWNTO 0);
y:OUT STD_LOGIC); END parity_check; ARCHITECTURE arch OF
parity_check IS BEGIN PROCESS(a) V ARIABLE temp:STD_LOGIC;
BEGIN temp:='0';
FOR i IN 0 TO 7 LOOP temp:=temp XOR a(i); END LOOP;
y<=temp; END PROCESS; END arch;
编程实现下图所示的控制时序，K为输入信号；处于状态St2时输出信号yout=’1’,其他状态下yo ut=’0’。（此题也会反过来考，给出程序要求画出对应时序图）
C_S input n-s output
st0 k=0 st0
0 k=1 st2
st1 k=0 st2
0 k=1 st0
st2 k=0 st2
1 k=1 st0
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY s_machine IS
PORT ( clk,reset : IN STD_LOGIC;
k : IN STD_LOGIC_VECTOR (1 DOWNTO 0);
