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Stratix IV器件介绍

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Stratix IV器件
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一、Stratix IV器件系列概述
Stratix IV FPGA基于TSMC40nm工艺技术，并超越了所有其它高端FPGA,同时具备了最高的逻辑密度，最多的收发器数量以及最低的功耗要求。

Stratix IV器件系列包括三种优化的产品，以满足不同的应用需要：
1.Stratix IV E FPGA：具有高达813,050个逻辑单元，33294KbRAM和1288
个18x18bit乘法器
2.Stratix IV GX收发器FPGA—具有高达531200个LE,27376KbRAM,1288
个18x18-bit乘法器和48个运行在8.5Gbps的全双工基于时钟数据恢
复(CDR)的收发器
3.Stratix IVGT—具有高达531200个LE,27376KbRAM,1288个18x18bit
乘法器和48个运行在11.3Gbps的全双工基于CDR的收发器
二、Stratix IV FPGA架构和I/O特性
Ⅰ、器件核心特性
1.Stratix IV GX和GT中的高达531200个LE和Stratix IVE中的高达
813050个LE,有效地封装在独特创新的自适应逻辑模块中(ALM)
2.每个逻辑阵列模块(LAB)上的10个ALM实现了更快的性能、提高了逻辑
利用率并优化了布线
3.可编程功耗技术包括多种工艺、电路和体系结构优化与创新
4.可编程功耗技术用于选择功耗驱动编译来降低静态功耗
Ⅱ、嵌入式存储器
1.640bitMLAB，9KbM9K，144KbM144K
2.高达33294Kb嵌入式存储器运行在高达600MHz的速度
3.每一个存储器模块均可独立地配置成单端口/双端口RAM、FIFO、ROM
或者移位寄存器
Ⅲ、数字信号处理(DSP)模块
1．DSP模块可灵活地配置为具有舍入和饱和性能、最高可运行在600MHz，9×9bit、12×12bit、18×18bit和36×36bit全精度乘法器2．内置加法器、减法器和累加单元的合并乘法运算结果实现了更快的操作3．支持自适应滤波、桶形转换器和有限和无限脉冲响应(FIR/IIR)滤波器Ⅳ、时钟网络
1.经过优化布线的16个全局时钟和88个局域时钟，实现800MHz的最大
性能
Ⅴ、PLL
1.每个器件内置3到12个PLL，支持扩频输入跟踪、可编程带宽、时钟
切换、动态重配置和延迟补偿
2.片上PLL电源稳压器，用于最大程度减少噪声耦合
Ⅵ、I/O特性
1.每个器件有16到24个模块化I/O bank，每个bank有24到48个I/O，
通过设计和封装实现最佳的同步开关噪声(SSN)性能和移植能力
2.单端I/O具有自动校准功能的片上串行(RS)和片上并行(RT)匹配电
阻，而差分I/O具有片上差分RD)匹配电阻
3.高速LVDSI/O具有可编程发送器的差分输出电压(VOD)和预加重
三、Stratix IV器件中的逻辑阵列模块和自适应模块
LAB由自适应逻辑模块(ALM)构成，通过配置这些ALM能够实现逻辑功能、算术功能和寄存器功能
1.逻辑阵列模块：每个LAB均由十个ALM、各种进位链、共享算术链、LAB
控制信号、本地互联和寄存器链连接线组成。

本地互联的ALM之间互相传输信号在同一LAB中。

直接链接互联使LAB能够驱动到与LAB左右相邻的本地互联中。

寄存器链连接将ALM寄存器的输出传输到LAB中相邻的ALM寄存器中
2.自适应逻辑模块：每个ALM均包含了多种以LUT为基础的资源，可从自
适应LUT(ALUT)和两个寄存器的组合来划分。

通过使用这两个组合ALUT的8个输入，一个ALM能够实现这两个功能的各种组合。

这一自适应性使ALM完全向后兼容4输入LUT体系结构。

一个ALM也能够通过6个输入和某些7输入功能来实现任意功能
3.ALM操作模式：①标准模式(Normal)；②扩展LUT式(ExtendedLUT)；
③算术模式(Arithmetic)；④共享算术模式(SharedArithmetic)；⑤
LUT寄存器模式(LUT-Register)
四、Stratix IV器件中的DSP模块
Ⅰ、每一个Stratix IV器件均内嵌2到7列的DSP模块，有效地实现了乘法、乘加、乘累加(MAC)和动态移位等功能。

Stratix IVDSP模块体系结构的特点包括：1.高性能、功耗优化、完善的寄存和流水线的乘法操作；2.支持9位、12位、18位和36位字长；3.支持18位复数乘法；4.有效地支持浮点运算格式(24位的单精度和53位的双精度)；
5.内置的加法、减法和累加单元，有效地组合乘积结果；
6.级联44
位输出总线，在没有外部逻辑支持的情况下将输出结果从一个模块传输至下一个模块;7.级联18位输入总线，以形成滤波应用的抽头延迟线
Ⅱ、Stratix IV DSP模块资源介绍：1.输入寄存器块；2.4个二乘法加法器；3.流水线寄存器块；4.2个第二阶段加法器；5.4个舍入与饱和逻辑单元；6.第二个加法寄存器和输出寄存器块
五、Stratix IV器件中的I/O特性
一、Stratix IV器件的I/O远远超过了上一代FPGA中的I/O带宽。

具有共同bank结构的独立的模块化I/O bank可用于纵向移植，并赋予了高速I/O高效率及灵活性。

众多的 I/O 特性有助于高速数据在器件中的传输，包括：1.高达 32个全双工基于时钟数据恢复 (CDR)收发器，支持 600 Mbps到 8.5 Gbps的数据速率；2.低电压差分信号 (LVDS)、低摆幅差分信号 (RSDS)、mini-LVDS、高速收发器逻辑(HSTL) 和 SSTL；
3.单数据速率 (SDR)和半数据速率 (HDR—SDR的一半频率和二倍数据
位宽 )输入和输出选项；4.行 I/O bank 上的高达 132 个全双工 1.6 Gbps 真 LVDS 通道 (132 Tx + 132 Rx)；5.具有串化器 / 解串器(SERDES) 的硬核动态相位对齐 (DPA) 模块；6.开漏输出；7.串行、并行和动态片上匹配 (OCT)；8.差分 OCT
六、原理图
Ⅰ、上电复位电路
七、Stratix IV 器件中的 JTAG 边界扫描测试
Stratix IV 器件中的 IEEE Std. 1149.1 边界扫描测试 (BST) 电路提供一种高性价比和有效的方法来测试系统，该系统包括的器件具有引线间距的严密性。

Altera 的电路板和其它的与 IEEE Std. 1149.1 规范相符合的器件能够使用 EXTEST、SAMPLE/PRELOAD和 BYPASS 模式来创建串行码型，可以从内部测试器件之间的管脚连接，并且检查器件的操作
在 IEEE Std. 1149.1 BST 模式中操作的器件使用 4 个所需的管脚，TDI、TDO、TMS、TCK 和一个可选择管脚，TRST。

TCK 管脚有一个内部弱下拉电阻，而 TDI、 TMS 和 TRST管脚有内部弱上拉电阻。

TDO 输出管脚和所有的 JTAG 输入管脚都由 I/O bank 1A 的2.5V/3.0V VCCPD 电源供电。

在 JTAG 配置期间，所有的用户 I/O 管脚都处于三态
如果器件处于复位状态，当 nCONFIG 或者 nSTATUS 信号为低电平时，器件 IDCODE 可能不会被正确的读取。

要正确的读取器件 IDCODE，当 nSTATUS 信号为高电平时必须发出IDCODE JTAG 指令。

在配置期间，Stratix IV 器件支持 BYPASS、IDCODE和 SAMPLE JTAG 指令，而不会中断配置。

要发送所有其它的 JTAG 指令，必须通过使用 CONFIG_IO JTAG 指令中断配置
八、Stratix IV器件封装订购信息
1.Stratix IV GX和E器件封装订购信息
2.Stratix IV GT器件封装订购信息。

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Altera的FPGA_常见问题汇总

Altera的FPGA_常见问题汇总

常见问题汇总1. alt2gxb模块的每个发送端都需要一个高速的pll_inclk时钟（至少100M以上），请问这个时钟一定要从FPGA外面引进来吗？通常情况下一定要从FPGA外面引进来，首选是GXB模块的专用时钟引脚，或上下BANK 的专用时钟输入脚。

时钟是至少60M以上。

2. 如果我一个FPGA里面有多个alt2gxb模块，是否能共用一个这样的输入时钟？可以。

3. gxb模块里面的Calibration clk 是干嘛用的，能不能不用它？校准内部匹配电阻用。

此时钟可以内部提供，频率在10M到125M都可以，如果外部时钟不合适的话，甚至可以用逻辑来分频（比如参考钟是156M，内部触发器作个2分频就可以用了。

4. 用到gxb模块的bank的参考电压是否必须接1.5V？因为我看到资料上有3.3V的CML和LVDS电平（附件里面的截图）gxb用1.5V 或 1.2V, 推荐客户用1.5V. 3.3v是用在别的普通bank的。

5. gxb模块的输入端如果平时不需要传数据，是否置0？还是需要我们在数据线上发送别的数据，是否gxb模块能自动发送同步码？平时可以置0，但在上电后，你必须首先发送对端接收侧的word aligner码型（通常用k28.5), 这是需要手工控制的。

6. LVDS模块没有同步码，做接收时好像没办法数据对其，比如8比特数据容易错开2、3位，我们现在是另外加逻辑把它调整过来的，请问有别的好的同步的方法吗通常需要逻辑去进行word aligner操作，如同GXB一样。

某些特定情况下可以预先知道边界。

这个问题讨论过好多次了，所谓的特定情况你可以看STRATIX II手册（不是Stratix II GX 手册），搜索“Differential I/O Bit Position”7.请问在alt2gxb模块，有两个时钟：pll_inclk和cali_clk，手册上说cali_clk要求不是很高，可以用计数器产生，那么输入的并行数据txdata_in应该用哪个时钟锁存呢？cali_clk仅用于校准内部匹配电阻用的状态机，跟业务是完全独立的。

使用altera FPGA soft-CDR模式的SGMII接口实现

使用altera FPGA soft-CDR模式的SGMII接口实现

使用 Altera FPGA Soft-CDR 模式的 SGMII 接口实现
AN-518-2.0 应用笔记
本应用笔记讨论了使用 Stratix® V、Stratix IV、Stratix III，和 Arria® II FPGA 中的 soft- CDR 模式，实现串行千兆位介质无关接口 (SGMII) 的不同方面。 1 本文档中的信息专门适用于 Stratix® V、Stratix IV、Stratix III，和 Arria® II FPGA。 所支持的 Altera FPGA 包含了支持差分标准 ( 例如包括 1.25 Gbps 的各种速度的 LVDS) 的专用电路。这些器件的高速 LVDS I/O 支持许多高速网络、通信 I/O 互联标准，以及 包括 SGMII 的应用程序。 在 LVDS I/O 上支持 SGMII 可以实现高端口数量、低功耗和低成本的多点以太网 (GbE) 系统。您可以利用所支持的 FPGA 的 soft- CDR 模式实现 SGMII 系统。 Altera 通过 soft- CDR 模式和 TSE MegaCore® 中的 Altera® FPGA LVDS 硬宏，提供了完 整的 SGMII 解决方案 — 实现了物理编码子层 (PCS) 和介质访问控制器 (MAC) 的功能。 本应用笔记包含如下几方面内容：
LINE CARDS
f 要了解关于 SFP 的详细信息，请参阅 Small Form- factor Pluggable (SFP) Transceiver MultiSource Agreement (MSA) 文档。
Soft- CDR 连接钢缆 SFP 收发器
图 3 显示使用一个 Altera FPGA 连接到铜缆 SFP 模块的一个典型的 SGMII 系统连接。
Stratix IV FPGA功耗管理和优势功耗管理及优势

Stratix IV FPGA功耗管理和优势功耗管理及优势



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图 6 所示为一个典型的余度直方图，大部分通路 ( 左侧 ) 都有一定的余度，只有少量关键通路 ( 右侧 ) 需 要性能最好的逻辑以达到时序要求。
影响
主要
小 小 可忽略
敏感性
供电电压 栅极阈值电压 温度 沟道长度
栅极氧化层厚度 供电电压
栅极氧化层厚度 供电电压
N/A 至低电压 CMOS
设计方法
降低内核电压 提高电压阈值 增加逻辑门长度
双门氧化
双门氧化
不需要
动态功耗是器件工作时由于信号触发和容性负载冲放电所带来的功耗。如图 3 所示，影响动态功耗的主要 因素是电容充电、供电电压和时钟频率等。按照摩尔定律，小工艺尺寸减小了电容和电压，从而降低了动 态功耗。而难点在于小工艺尺寸上实现了更多的电路，提高了最大时钟频率。随着工艺节点的减小，相同 电路的功耗在降低，但是 FPGA 容量在不断加倍，最大时钟频率不断提高。
■ 低功耗模式，Quartus II 软件减小反向偏置电压 ( 使其更小，负值 )，使得晶体管很难接通。这降低了时序 不重要电路的亚阈值漏电流和不需要的静态功耗。
■ 高性能模式，Quartus II 软件增大反向偏置电压 ( 使其增大，负值 )，在几个关键时序通路上的晶体管更容 易接通，以满足设计中规定的时序约束要求，提高性能。
可编程功耗技术
FPGA 内核主要包括逻辑、存储器和数字信号处理 (DSP) 模块。在 Virtex-5 FPGA 等标准 FPGA 中，所有逻辑 模块都设计运行在一个速率上——最大速率，由图 4 中黄色模块表示，导致非常大的功耗。
Emulated LVDS接口

Emulated LVDS接口

Emulated LVDS接口的使用郭强Altera的LVDS接口分为True LVDS 和Emulated LVDS。

本文介绍一下四个部分的内容：1〉Stratix IVGX中True LVDS和Emulated LVDS的数量； 2〉Emulated LVDS传输的速率；3〉使用Emulated LVDS时硬件设计要求；4〉使用Emulated LVDS时的常见问题。

一〉下面的表格分别列出了Stratix IV GX中不同封装器件的LVDS 数量。

二〉关于Emulated LVDS可以达到的传输速率，请参考下面的表格。

Emulated LVDS做接收时，跟True LVDS是一样的，只是做发射时，速率会低于True的，对于C4/I4的器件，TX速率可以到800Mbps。

三〉Emulated LVDS的端接电路参考下图，做TX时需要端接下面的电阻网络，做RX时只需在片外接一个100欧。

在软件中，只需要做如下设置即可（使能上Implement Serializer/Deserializer circuitry in logic cellls）：四〉使用中的常见问题1）Ture LVDS的TX和RX都可以做 Emulated LVDS Tx？A：Ture LVDS TX没有必要配成emulated LVDS output buffers，它本身就是LVDS了；Ture LVDS RX（DIFFIO_RX）可以配成emulated LVDS output buffers2）对于EP4SGX230KF40I4N，有88对true LVDS+ 96对 Emulated LVDS。

在True LVDS 全部使用的情况下，再需要用Emulated LVDS，则需要用户自己用逻辑来完成这部分的功能（串化/解串）？A：使用逻辑来实现和dedicated SERDES circuitry都是使用ALTLVDS IP的，不同的是使用逻辑来实现需要选择implement Serializer/Deserializer circuitry in logic cells。