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短沟道抑制

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当MOS管沟道缩短到一定程度，就会出现短沟道效应，其主要表现在MOS管沟道中的载流子出现速度饱和现象。

在MOS管沟道较长、电场较小的情况下，载流子的速度正比于电场，即载流子的迁移率是个常数。

然而在沟道电场强度很高情况下，载流子的速度将由于散射效应而趋于饱和。

载流子速度与电场的关系可用以下关系式来近似：其中是迁移率，E是沟道水平方向的电场，Ec是速度饱和发生时的临界电场。

沟道水平方向的电场取决于 Uds/L。

对于短沟道MOS管，由于沟道长度L比
长沟道MOS管小得多，因此水平方向的电场也相应大得多，随着漏源电压Uds 的增加，很快就可以达到饱和点。

因此,在分析MOS管特性时，考虑到速度饱和效应，就不能沿用传统长沟道MOS管的电流、电压关系式.
广义的短沟道效应包括：
1.阈值电压随沟道长度的减小以及沟道长度的变窄而变化。

(1)短沟道MOS器件随沟道长度变小，阈值电压减小；
(2)窄沟道MOS器件随沟道宽度变小，阈值电压增大。

2.沟道电场因沟道变短而增大导致迁移率调制效应，使载流子速度饱和，饱和漏源电压和饱和漏电流相比于长沟道的理论之减小。

3.亚阈特性变坏
（1）影响阈值电压的短沟、窄沟效应
沟道长度减小到一定程度后,源、漏结的耗尽区在整个沟道中所占的比重增大,栅下面的硅表面形成反型层所需的电荷量减小,因而阈值电压减小。

同时衬底内耗尽区沿沟道宽度侧向展宽部分的电荷使阈值电压增加。

当沟道宽度减小到与耗尽层宽度同一量级时，阈值电压增加变得十分显著。

短沟道器件阈值电压对沟道长度的变化非常敏感。

（2）迁移率场相关效应及载流子速度饱和效应
低场下迁移率是常数,载流子速度随电场线性增加。

高场下迁移率下降,载流子速度达到饱和,不再与电场有关。

速度饱和对器件的影响一个是使漏端饱和电流大大降低，另一个是使饱和电流与栅压的关系不再是长沟道器件中的近平方关系，而是线性关系。

（3）影响器件寿命的热载流子效应
器件尺寸进入深亚微米沟长范围，器件内部的电场强度随器件尺寸的减小而增强,特别在漏结附近存在强电场，载流子在这一强电场中获得较高的能量，成为热载流子。

热载流子在两个方面影响器件性能:1)越过Si-SiO2势垒，注入到氧化层中，不断积累，改变阈值电压，影响器件寿命；2)在漏附近的耗尽区中与晶格碰撞产生电子空穴对，对NMOS管，碰撞产生的电子形成附加的漏电流，空穴则被衬底收集，形成衬底电流，使总电流成为饱和漏电流与衬底电流之和。

衬底电流越大，说明沟道中发生的碰撞次数越多，相应的热载流子效应越严重。

热载流子效应是限制器件最高工作电压的基本因素之一。

（4）亚阈特性退化，器件夹不断
亚阈区泄漏电流使MOSFET器件关态特性变差，静态功耗变大。

在动态电路和存储单元中，它还可能导致逻辑状态发生混乱。

因而由短沟道引起的漏感应势垒降低(DIBL)效应成为决定短沟道MOS器件尺寸极限的一个基本物理效应。

解决办法
为降低二级物理效应的影响，实现短沟道器件，要在器件结构上加以改进。

一方面设法降低沟道电场，尤其是漏端电场；另一方面要消除PN结之间、器件之间的相互作用。

轻掺杂漏MOS结构(LDD)轻掺杂工艺LDD结构由轻掺杂漏结分担源漏电压，可以使最大横向电场有效减小。

LDD结构降低了衬底电流，增大了击穿电压
绝缘衬底上硅结构(SOI)
沟槽隔离技术:在已制成场隔离区的硅衬底上，其包括栅极堆层、栅极侧墙、源极和漏极，其中，该硅衬底上制作有凹槽，该栅极堆层设置在该凹槽中。

本发明的MOS晶体管的制作方法先制作凹槽；然后进行阱注入、防穿通注入和阈值电压调整注入；接着在该凹槽中制作栅极堆层；之后进行轻掺杂漏注入和晕注入，并制作栅极侧墙；然后进行源漏注入，以制成源极和漏极；最后在源极和漏极顶部制作金属硅化物层
Dmos工艺:与普通MOS晶体管相比DMOS在结构上有两个主要区别:一是将P 型、N型杂质通过同一氧化层窗口顺次扩散，形成很短的沟道；二是在沟道与漏区之间加入一个轻掺杂的N-漂移区，其掺杂浓度远小于沟道区。

这个区承受大部分所加的漏电压，从而使短沟道效应减弱，提高漏击穿电压
固相扩散法来制作源和漏结:用固相扩散法把杂质硼仅扩散到P MOS内,阻止向n POS一侧扩散。

从而制成了35毫微米的浅结,抑制了与阈值偏差和维持电流的增加有关的短沟道效应。

为消除逆短沟道效应,把原来的工序进行了改变,即将沟道硼注入、栅电极形成、源漏砷注入及退火这4道工序改为:栅电极形成、源漏砷注入、退火及沟道硼注入,从而抑制了制作过程中产生的沟道杂质异常扩
散,另外栅电极采用钨聚合物(tungsten nolyside),降低了寄生电容、电阻等晕环注入:在制备NMOS器件时，为了降低短沟道效应，在漏区轻掺杂（LDD：lightly doped drain）结构中使用晕环注入（它比衔接区注入深，但不像接触源/漏区那么深），以保护沟道不受深源/漏扩散的影响，详见图。

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浅谈FD-SOI与深度耗尽沟道DDCmos器件

浅谈FD-SOI与深度耗尽沟道DDCmos器件

浅谈FD-SOI与深度耗尽沟道DDC mos器件4）FD-SOI MOS器件：4.1 当MOS器件的特征尺寸不断缩小至22nm及以下时，提高沟道的掺杂浓度和降低源漏结深已仍不能很好的改善短沟道效应。

在SOI绝缘层上的平面硅技术基础上提出FD-SOI晶体管。

研究发现要使FD-SOI有效抑制短沟道效应，并能正常工作，绝缘层上硅膜的厚度应限制在栅长的四分之一左右。

FD-SOI晶体管的沟道厚度很小，下面紧贴着埋层氧化物，栅的垂直电场可以有效的控制器件的沟道，从而降低了器件关闭时的漏电流，抑制短沟道效应。

SOI晶片有三层：1. 硅的薄表面层（形成晶体管）；2.绝缘材料埋层；3.用于支撑的硅衬底。

图3.和图4是CMOS集成电路体硅平面结构、FD-SOI结构与FinEFT结构对比。

掩埋氧化层是为了减少寄生结电容。

寄生电容越小，晶体管工作越快。

埋入氧化层薄到与沟道的深度相同，硅薄膜限定了源漏结深，且不存在远离栅极的泄漏路径。

同时也限定了源漏结的耗尽区，减少源漏耗尽区横向扩展宽度，可改善DIBL，短沟道效应，亚阈特性，降低电路的静态功耗。

此外，FDSOI晶体管无需沟道掺杂，可以避免随机掺杂涨落效应，从而保持稳定的阈值电压，同时还可以避免因掺杂而引起的迁移率退化。

采用FD-SOI的功耗更低，成本更少。

(图5B)4.2 FD-SOI特点如下4.2.1FD-SOI优势1.FD-SOI具有低功耗，防辐射，低软错误率，耐高温和EMC。

2.漏/源寄生电容减小，,提高了器件频率，降低漏电流与功耗。

与体硅CMOS相比，器件的延迟和动态功耗更低。

3.具有背面偏置能力，还可以降低电源电压，20nm厚度的氧化埋层类似第二个栅氧化层（衬底是栅极）衬底加偏置电压可以获得调节阈值电压VT效果。

（加强栅对沟道的控制能力）4.消除了闩锁效应。

5.与硅工艺相容，可减少13-20%工序，具有更好的mos器件特性，SOI器件的亚阈值特性更好。

5.浮体效应很小。

微电子前沿--FinFET技术

微电子前沿--FinFET技术

微电子前沿〔4〕##：__签名：微电子前沿------ FinFET技术引言：2015年,这是一个FinFET的时代,FinFET器件纷纷进入移动市场,苹果,三星,华为纷纷推出自己的使用了FinFET工艺的芯片。

在16nm以及14nm制程时代,只有FinFET 工艺才能稳定发展,三星、台积电目前的14nm/16nm都极其依赖于FinFET技术。

而在2015年12月24日这一天,美国公布了9名国家科学奖获得者和8名国家技术和创新奖获得者的,美籍华人科学家胡正明荣获年度国家技术和创新奖,没错就是鳍式场效晶体管〔FinFET〕的发明者。

为什么现在FinFET能主宰微电子前沿领域,没有使用这个技术的芯片只能落后于这个时代？因为,早期的IC制程基本都是基于传统的平面型晶体管结构,平面型晶体管指的是MOSFET的源极、漏极、栅极和沟道的横截面处于同一平面上的晶体管。

虽然平面型晶体管技术发展至今已经相当的成熟,成本也日趋低廉,但随着特征尺寸的不断缩小,漏电流和短沟效应对性能的严重影响使得平面晶体管技术已达到瓶颈阶段。

而FinFET器件在抑制亚阈值电流和栅极漏电流方面有着绝对的优势,可以实现平面工艺无法达到的界限。

这样,在这个超级集成度的芯片时代,使用FinFET技术无可避免。

1FinFET概述FinFET称为鳍式场效晶体管<Fin Field-Effect Transistor；FinFET>是一种新的互补式金氧半导体<CMOS>晶体管。

Fin是鱼鳍的意思,FinFET命名根据晶体管的形状与鱼鳍的相似性。

闸长已可小于25纳米,未来预期可以进一步缩小至9纳米,约是人类头发宽度的1万分之1。

由于在这种导体技术上的突破,未来芯片设计人员可望能够将超级计算机设计成只有指甲般大小。

FinFET源自于传统标准的晶体管—场效晶体管<Field-Effect Transistor；FET>的一项创新设计。

多栅FinFET性能研究及参数优化

多栅FinFET性能研究及参数优化

多栅FinFET性能研究及参数优化黄宁; 刘伟景; 李清华; 杨婷【期刊名称】《《电子工业专用设备》》【年(卷),期】2019(048)005【总页数】7页(P61-67)【关键词】多栅器件; 三栅FinFET; 高k栅介质; 短沟道效应【作者】黄宁; 刘伟景; 李清华; 杨婷【作者单位】上海电力大学上海200090; 上海积塔半导体有限公司上海201306; 上海华力集成电路制造有限公司上海201203【正文语种】中文【中图分类】TN432现代集成电路达到纳米尺度，得益于半导体工艺制程的进步，传统平面MOS器件的技术极限开始显现：当器件栅长Lg小于50 nm时，短沟道效应（SCEs）不可忽略。

为抑制短沟道效应，文献[1-3]给出以下应对措施：通过调整器件沟道掺杂浓度或采用不同金属制成栅极等措施以有效改变阈值电压；采用高介电常数（高k）材料（如 HfO2，ZrO2等）替代传统栅氧化层介质材料（SiO2）以获得在同等有效氧化层厚度（EOT）下更小的栅极漏电流。

虽然以上措施能在一定程度上减缓短沟道效应，但随着器件尺寸直逼量子级别，上述方法不能有效提升栅控能力。

此后，美国加州大学Berkeley分校胡振明教授及其团队率先提出的鳍式场效应管（FinFET）将原本仅通过单个栅极控制的平面结构改为多个栅极控制的三维立体结构，增大栅极控制面积，提升栅极控制力，从而进一步抑制小尺寸器件中的短沟道效应。

基于此思想，Digh Hisamoto等人 [4]提出自对准双栅UTB MOSFET （超薄体场效应管）结构，该结构以Si0.4Ge0.6作为栅极材料适用于20 nm节点以下；Bin Yu等人[5]给出一种适用于栅极长度及鱼鳍宽度分别缩减至10 nm及12 nm时的双栅FinFET制程；Ji-Woon Yang等人[6]提出轻掺杂三栅FinFET 拥有较强的短沟道抑制能力且几乎无须考虑拐角效应；Angada B.Sachid等人[7]提出用高介电常数材料HfO2（high-K）替代低介电常数材料 SiO2（low-K）作为栅极与源漏端阻挡层（spacer）可明显优化P型FinFET性能参数。

北大半导体器件物理课件第四章5MOSFET的小尺寸效应

北大半导体器件物理课件第四章5MOSFET的小尺寸效应

分析这种影响可以通过二维器件模 拟程序计算出沟道表面电势分布
半导体器件物理
DIBL效应
特点：
• 沟道缩短，电 子势垒下降
• VDS 增加， 电子势垒下降
半导体器件物理
DIBL效应
• 有两种作用导致了势垒的下降：
– 沟道缩短，漏、源耗尽区的相互影响 – VDS增加，漏区发出的场强线的一部分穿透到源区
• DIBL效应对MOSFET特性的影响：
– VDS增加，有效阈值电压下降 – VDS增加导致势垒降低，表面更加耗尽，使沟道更
加吸引电子，沟道导电能力增强，等效于有效阈值 电压的下降。
半导体器件物理
DIBL效应ห้องสมุดไป่ตู้
• 亚阈值特性：
– 亚阈值区导电机构主要是载流子的扩散
I Dsub
=
Z L
μnCOXη
⎛ ⎜
定量计算： 窄沟道效应
• 由于侧向扩展的不规则，定量计算比较复杂。在SPICE程 序中仅认为窄沟道效应是由于沟道宽度方向上的边缘电场 使总的耗尽电荷增加所致。 为便于计算，把
边缘场的影响夸大
成1/4圆柱体。
( ) ΔVT
=
π 2
Xd Z
γ
2φF − VBS
=π εS ε OX
DOX Z
2φF − VBS
左图：低掺杂衬底短沟 nMOST饱和区情形 反偏漏-衬pn结耗尽区的 扩展主要在p型衬底一侧
•有可能出现耗尽区宽度接近于或大于沟道长度 •起始于源区的场强线，就会有一部分终止于沟道
半导体器件物理
源漏穿通效应
• 考虑：栅源电压VGS不变，增大漏源VDS电压
– 漏-衬pn结耗尽区扩展，用于屏蔽增加的电场 – 对于终止于沟道的场强线来说，由于耗尽区已经没