CMOS VLSI 设计课件_2

同样有上拉和下拉两种情况，对应并联PMOS和并联NMOS
.2
h
24
2.2.2 CMOS与非门和或非门的结构及其等效 倒相器设计方法
1Y
1Y
2X
简单计算方法
2Y
Y μn X μp
2Y
2X
1X
1X
等效倒相器中（W/L） =X；（W/L） =Y
N
.2
h
P
25
2.2.2 CMOS与非门和或非门的结构及其等效 倒相器设计方法
.3
h
41
2.3.1 基本的集成电路加工工艺
器件制造基本问题
图形（版图） 窗口和屏蔽
图形转移 （光刻）
器
选择 掺杂
掺杂
件
材料沉积
和
电
互连
路
掺杂技术
图形（版图）
导线 绝缘
氧化及热处理
.3
h
42
2.3.1 基本的集成电路加工工艺
掩膜板（MASKS）
设计（软）
“底片”（硬）
单个电路图形
多个电路图形
.3
.2
h
19
2.2.2 CMOS与非门和或非门的结构及其等效 倒相器设计方法
.2
h
20
2.2.2 CMOS与非门和或非门的结构及其等效 倒相器设计方法
S/D
G
衬底
S/D G
MOSFET .2
D/S 衬底
D/S
数字逻辑等效电路模型 数字逻辑行为模型
h
21
2.2.2 CMOS与非门和或非门的结构及其等效 倒相器设计方法
对于并联网络结构，为保证在只有一个并联支路导通的情况下，仍能 获得所需的电阻，要求各并联支路等效晶体管宽长比与倒相器中对应 晶体管相同。

P4
电路级(Circuit level) 描述所有元件的电气行为，如电容、 电阻、电感、MOS管等 物理级（版图级）（Physical level，Layout Level） 直接描述电路的几何图形 直接产生掩膜要用的版图
P5
VLSI设计实现方法
全定制
Mask方式 基于门阵列
P13
Standard Cell
标准单元库一般有数百种逻辑单元：逻辑门、触发器、计数器、译码 器或多路开关等简单的功能模块。 每个单元都是全定制方法设计得到的 每个单元的信息包括： – A physical layout：物理版图 – A behavioral model：行为模型 – A Verilog/VHDL model：HDL描述 – A detailed timing model：时序模型 – A test strategy：测试策略 – A circuit schematic：电路原理图 – A cell icon：单元符号 – A wire-load model：线负载模型 – A routing model：布线模型
Channeled Gate Array（通道式门阵列）
Designer 行为级设计 RTL设计 逻辑综合 逻辑级设计 电路级设计
Composer
SPICE
布局布线设计
后仿真
Virtuoso/Diva,Dracula RC Extraction(Star-RC,Dracula) GDSII
P10
2.2
Semi-Custom设计方法
2.2.1 基于标准单元的IC
P＋
N＋
(e) 接触孔 掩膜版 6
N-Si (f) 金属电极 掩膜版 7
(g)

p substrate
Oxidation
• Grow SiO2 on top of Si wafer
– 900 – 1200 C with H2O or O2 in oxidation furnace
SiO2
p substrate
Photoresist
• Spin on photoresist
– Photoresist is a light-sensitive organic polymer – Softens where exposed to light
g=0 d nMOS g s d pMOS g s s s d ON s d OFF s d OFF g=1 d ON
CMOS Inverter
A 0 1 Y
VDD A Y
A
Y
GND
CMOS Inverter
A 0 1 0 Y
VDD OFF
A=1 Y=0
ON
A Y
GND
CMOS Inverter
CMOS VLSI Design
延 边 大 学 工 学 院 电 子 信 息 通 信 学 科 许 一 男
Introduction
• Integrated circuits: many transistors on one chip. • Very Large Scale Integration (VLSI): very many • Complementary Metal Oxide Semiconductor
A 0 1 Y 1 0
VDD ON
A=0 Y=1
OFF
A Y
GND
CMOS NAND Gate
A 0 0 1 1 B 0 1 0 1 Y

1: Circuits & Layout
CMOS VLSI Design 4th Ed.
8
MOS Integrated Circuits
1970’s processes usually had only nMOS transistors – Inexpensive, but consume power while idle
Lecture 1: Circuits & Layout
整体概述
概况一
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概况二
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概况三
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CMOS VLSI Design 4th Ed.
Outline
A Brief History CMOS Gate Design Pass Transistors CMOS Latches & Flip-Flops Standard Cell Layouts Stick Diagrams
2010 – Intel Core i7 mprocessor • 2.3 billion transistors – 64 Gb Flash memory • > 16 billion transistors
1: Circuits & Layout
CMOS VLSI Design; Layout
CMOS VLSI Design 4th Ed.
9
Moore’s Law: Then
1965: Gordon Moore plotted transistor on each chip – Fit straight line on semilog scale – Transistor counts have doubled every 26 months