5.VHDL语言基础(三)

关键词 VHDL 实体 逻辑功能
此两处必须同名
逻辑行为描述
1、实体
格式
ENTITY 实体名 IS [GENERIC ( 类属表 );] [PORT ( 端口表 );] END 实体名;
说明
实体说明所设计的逻辑电路的输入、输 出信号及其特性（输入(in)输出(out)、双向 (inout)、buffer）
•文件（FILES）是传输大量数据的客体，包含一些专门数据 类型的数值。
对象说明的一般格式是： <对象类型> < 标识符表>：<子类型说明> <信号种类>： =<表达式>; 说明 标识符 <子类型说明>是类型名或类型名加限制条件 <信号种类>为BUS或REGISTER，该项为任选项 ：=<表达式>为对象赋初值
IS
一个包集合由包集合标题和包集合体两 大部分组成。 包集合体是一个可选项。
5、库
格式
LIBRARY 库名； USE 库名. 程序包名. All；
USE语句的使用有两种常用格式： USE 库名.程序包名.项目名 ； USE 库名.程序包名.ALL ；
VHDL库的种类
• IEEE库：IEEE标准库, 是按IEEE组织制定的 工业标准进行编写的， 是内容丰富的资源库 使用需声明 • •STD_LOGIC_1164 程序包 •STD_LOGIC_ARITH 程序包 •STD_LOGIC_UNSIGNED 程序包
STD库：VHDL标准库，STANDARD和 TEXTIO程序包即收入在STD库中 使用无需声明
VHDL库的种类
• • •
ASIC库：EDA厂商提供库 使用需声明 WORK库：现行作业库，当前工作目录的所有设计 使用无需声明 USER库：用户自定义库 使用需声明

VHDL语言教程VHDL是一种硬件描述语言，用于描述数字电路和系统，并进行硬件的设计和仿真。

它被广泛应用于数字电路设计、嵌入式系统开发和可编程逻辑控制器等领域。

本教程将介绍VHDL语言的基本概念和语法，帮助您了解和学习这门强大的硬件描述语言。

一、VHDL概述VHDL是Very High Speed Integrated Circuit Hardware Description Language的缩写，意为高速集成电路硬件描述语言。

它是一种硬件描述语言，用于描述数字电路和系统。

与传统的电路设计方法相比，使用VHDL可以更加方便、高效地进行电路设计和测试。

1.VHDL的起源和发展VHDL最早由美国国防部为了解决数字电路设计复杂、效率低下的问题而研发。

后来，VHDL成为了一种IEEE标准（IEEE1076）并被广泛应用于数字电路设计和仿真。

2.VHDL的优点VHDL具有以下几个优点：-高级抽象：VHDL提供了一种高级描述电路的方法，使得设计者能够更加方便地表达复杂的电路结构和行为。

-可重用性：VHDL支持模块化设计，使得设计者可以将电路的不同部分进行抽象和封装，提高了电路的可重用性。

-高效仿真：VHDL可以进行高效的电路仿真和测试，有助于验证电路设计的正确性和可靠性。

-灵活性：VHDL可以应用于各种不同类型和规模的电路设计，从小规模的数字逻辑电路到大规模的系统级设计。

二、VHDL语法和基本概念1.VHDL的结构VHDL程序由程序单元（unit）组成，程序单元是VHDL描述的最小单元。

程序单元包括实体（entity）、结构（architecture）、过程（process）和包（package）等。

2. 实体（entity）实体是VHDL描述电路模块的一个部分，包括输入输出端口、信号声明和实体标识符等。

3. 结构（architecture）结构描述了实体的具体电路结构和行为，包括组件声明、信号赋值和行为描述等。

【例3-1】 PROCESS( A, B, C, D) BEGIN D<=A; X<=B+D; D<=C; Y<=B+D; END PROCESS; 结果： 结果：X<=B+C; Y<=B+C; PROCESS( A, B, C) VARIABLE D:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN D:=A; X<=B+D; D:=C; Y<=B+D; END PROCESS; 结果： 结果：X<=B+A; Y<=B+C; 信号量的值将进程语句最后所代入的值作为最终代入值。 信号量的值将进程语句最后所代入的值作为最终代入值。而变量 的值一经赋值就变成新的值。 的值一经赋值就变成新的值。这就是变量赋值和信号代入在操作 变量赋值和信号代入在操作 上的区别。 上的区别。
5. 布尔量 布尔量(Boolean) 一个布尔量具有两种状态，“真”或者“假”。虽然 或者“ “ 布尔量也是二值枚举量 二值枚举量，但它和位不同，没有数值的含义 和位不同， 二值枚举量 和位不同 没有数值的含义， 也不能进行算术运算 不能进行算术运算。它能进行关系运算 能进行关系运算。例如，它可以 不能进行算术运算 能进行关系运算 在IF语句中被测试，测试结果产生一个布尔量TRUE或者 FALSE。 一个布尔量常用来表示信号的状态或者总线上的情况 表示信号的状态或者总线上的情况。 表示信号的状态或者总线上的情况 如果某个信号或者变量被定义为布尔量，那么在仿真中将 自动地对其赋值进行核查。这一类型的数据的初始值一般 初始值一般 总为FALSE。 总为
表3-1 VHDL语言 3 类客体含义和说明场合
3.1.1 常数(Constant) 常数 常数是一个固定的值 固定的值。所谓常数说明 常数说明，就是对某一常 固定的值 常数说明 对某一常 数名赋予一个固定的值。通常赋值在程序开始前 数名赋予一个固定的值 程序开始前进行， 程序开始前 该值的数据类型则在说明语句中指明。常数说明的一般 格式如下: CONSTANT 常数名: 数据类型:=表达式； 常数名 数据类型 表达式； 表达式 例如: CONSTANT VCC: REAL:=5.0； CONSTANT DALY: TIME:=100 ns； CONSTANT FBUS: BIT_VECTOR:="0101"；

End 实体名;
端口名
端口模式
数据类型
（2）ENTITY
端口模式（MODE）有以下几种类型： IN ；OUT；INOUT ；BUFFER 端口模式可用下图说明：（黑框代表一个设计或模块）
IN
OUT
BUFFER
INOUT
二输入与门电路设计范例
Library std; Use std.standard.all;
（4）CONFIGURATION定义区
定义格式： Configuration 配置名 of 实体名 is for 选用的结构体名 end for； end configuration 配置名 ；
二输入与门电路设计范例
a c
b电Leabharlann 真值表abc
0
0
0
1
0
0
0
1
0
1
1
1
二输入与门电路设计范例
Architecture Na of and2 is
‘1’; 符号<=为信号直接赋值符。
End Na;
--结构体Na
Architecture Nb of and2 is
Begin
c <= a and b;
--and 为逻辑与操作
End Nb; --结构体Nb
Library ieee; Use ieee.std_logic_1164.all;
Entity half_adder is Port( x,y : in std_logic;sum,carry : out hlf_adder); End half_adder;
（4）CONFIGURATION定义区
一个完整VHDL电路设计必须有一个实体 和对应的结构体，即实体和结构体对构成一个 完整的VHDL设计。