3.并行主存与存储
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数字逻辑与计算机组成原理：第三章 存储器系统(1)
A3 0
字线
地0 A2 0 址
译
A1
0码 器
A0 0
15
读 / 写选通
… …
…
0,0 … 0,7
16×8矩阵
15,0 … 15,7
0
…
7 位线
读/写控制电路
D0
… D7
(2) 重合法（双译码方式）
0 A4
0,00
…
0 A3
阵
A2
译
0码
31,0
…
A1
器 X 31
0 A0
… …
或低表示存储的是1或0。 T5和T6是两个门控管，读写操作时，两管需导通。
六管存储单元
保持
字驱动线处于低电位时，T5、T6 截止， 切断了两根位线与触发器之间的 联系。
六管存储单元
单译码方式
读出时: 字线接通 1)位线1和位线2上加高电平; 2)若存储元原存0，A点为低电
平，B点为高电平，位线2无电 流，读出0。
3)若存储元原存1，A点为高电 平，B点为低电平，位线2有电
流，读出1。
静态 RAM 基本电路的 读 操作（双译码方式）
位线A1
A T1 ~ T4 B
位线2
T5
行地址选择
T6
行选
T5、T6 开
列选
T7、T8 开
T7
T8
读选择有效
列地址选择 写放大器
写放大器
VA
T6
读放
读放
DOUT
T8 DOUT
DIN
1．主存与CPU的连接
是由总线支持的; 总线包括数据总线、地址总线和控制总线; CPU通过使用MAR（存储器地址寄存器）和MDR（存储
主存_精品文档
主存主存（Main Memory）是计算机系统中的重要组成部分，也是计算机系统用来存储和读写数据的主要设备。
它是计算机的临时存储器，用于存储计算机程序和数据，以便CPU进行计算和处理。
主存是计算机系统中存储器的一种形式，与其他存储器设备（如硬盘、固态硬盘等）相比，主存具有访问速度快、可读写等特点，因此被广泛应用于计算机系统中。
主存通常由半导体存储器组成，如SRAM（静态随机存储器）和DRAM（动态随机存储器）。
这些存储器芯片通过地址总线和数据总线与CPU进行交互，实现数据的存取。
SRAM和DRAM的区别在于存储数据方式的不同，前者通过电路保持数据的状态，而后者则需要周期性地刷新数据。
由于SRAM的读写速度较快，因此常用于高速缓存，而DRAM则被广泛应用于主存。
主存的容量直接影响到计算机系统的性能和应用能力。
随着计算机系统的不断发展，主存的容量也在不断提升。
早期的计算机主存容量只有几十KB甚至几KB，而现在的计算机主存容量已经达到了几十GB甚至上百GB。
对于大规模计算和存储需求较高的应用，如科学计算、数据库等，更是采用了TB级别的主存。
主存的组织和管理是计算机系统设计中的重要问题。
首先，主存被划分为一系列固定大小的单元，称为存储单元或存储体。
这些存储单元按照一定的编号进行排列，通过地址进行访问。
其次，主存的访问速度取决于存储单元的物理布局，如奇偶存储器、并行存储器等。
最后，主存的管理涉及到数据的存储和检索，以及存储器分配和回收等问题，如地址映射、存储保护、页面置换等。
主存的读写是计算机系统中的基本操作之一，并且是CPU与主存之间进行数据交换的主要方式。
当CPU需要从主存中读取数据时，首先需要通过地址总线将要读取的数据的地址发送给主存，然后主存将相应地址的数据传输到数据总线上，最后CPU通过数据总线将数据接收到寄存器中。
类似地，当CPU需要将数据写入主存时，首先需要通过地址总线将要写入数据的地址发送给主存，然后CPU通过数据总线将数据传输到主存中。
【计算机组成原理】存储系统
【计算机组成原理】存储系统存储器的层次和结构从不同⾓度对存储器进⾏分类：1.按在计算机中的作⽤（层次）分类 （1）主存储器。
简称主存，⼜称内存储器（内存），⽤来存放计算机运⾏期间所需的⼤量程序和数据，CPU 可以直接随机地对其进⾏访问，也可以和告诉缓冲存储器（Cache）及辅助存储器交换数据，其特点是容量较⼩、存取速度较快、单位价格较⾼。
（2）辅助存储器。
简称辅存，⼜称外存储器（外存），是主存储器的后援存储器，⽤来存放当前暂时不⽤的程序和数据，以及⼀些需要永久性保存的信息，它不能与CPU 直接交换信息。
其特点是容量极⼤、存取速度较慢、单位成本低。
（3）⾼速缓冲存储器。
简称 Cache，位于主存和 CPU 之间，⽤来存放正在执⾏的程序段和数据，以便 CPU 能⾼速地使⽤它们。
Cache 地存取速度可与 CPU 的速度匹配，但存储容量⼩、价格⾼。
⽬前的⾼档计算机通常将它们制作在 CPU 中。
2.按存储介质分类 按存储介质，存储器可分为磁表⾯存储器（磁盘、磁带）、磁芯存储器、半导体存储器（MOS型存储器、双极型存储器）和光存储器（光盘）。
3.按存取⽅式分类 （1）随机存储器（RAM）。
存储器的任何⼀个存储单元的内容都可以随机存取，⽽且存取时间与存储单元的物理位置⽆关。
其优点是读写⽅便、使⽤灵活，主要⽤作主存或⾼速缓冲存储器。
RAM ⼜分为静态 RAM （以触发器原理寄存信息，SRAM）和动态 RAM（以电容充电原理寄存信息，DRAM）。
（2）只读存储器（ROM）。
存储器的内容只能随机读出⽽不能写⼊。
信息⼀旦写⼊存储器就固定不变，即使断电，内容也不会丢失。
因此，通常⽤它存放固定不变的程序、常数和汉字字库，甚⾄⽤于操作系统的固化。
它与随机存储器可共同作为主存的⼀部分，统⼀构成主存的地址域。
由ROM 派⽣出的存储器也包含可反复重写的类型，ROM 与RAM 的存取⽅式均为随机存取。
⼴义上的只读存储器已可已可通过电擦除等⽅式进⾏写⼊，其“只读”的概念没有保留，但仍然保留了断电内容保留、随机读取特性，但其写⼊速度⽐读取速度慢得多。
计算机组成原理 课堂练习-第四章
一、单项选择题1．下列叙述中( )是正确的。
A．主存可由RAM和ROM组成B主存只能由ROM组成C．主存只能由RAM组成D以上答案都不正确2．和辅存相比，主存的特点是( )。
A．容量小：速度快、成本高B．容量小、速度快、成本低C、容量大、速度快、成本高D容量大、速度快、成本低3．一个16 K×32位的存储器，其地址线和数据线的总和是( )。
A．48 B．46 C．38 D．444．一台计算机有64 MB的主存，字长为4字节，那么在存储器中对单个字寻址需要( )位地址。
A．23 B 24 C 25 D．265．某存储器容量为32 K×16位，则( )A、地址线l6根，数据线32根B、地址线32根，数据线16根C、地址线15根，数据线16根D、地址线16根，数据线16根6．某存储器容量为32K×16位，则( )A．其地址线是16根 B 其地址线数与16无关C．其地址线数与16有关 D 无法确定其地址线与16的关系8．DRAM地扯分两次输入(行选通RAS、列选通CAS)的目的是( )。
A．提高速度B．减少芯片引出线C．刷新D电平需要9．在磁盘存储器中，以下正确的描述是( )。
A．各磁道的位密度相等B．内圈磁道的位密度较大C．外圈磁道的位密度较大D．内外圈磁道的位密度相等位密度是磁道单位长度上的记录的二进制代码的位数，由于每个磁道记录的信息量是相等的，而内圈的长度较短，所以内圈磁道的位密度较大。
10．活动头磁盘存储器的寻道时间通常是指( )。
A．最大寻道时间B．最小寻道时间C．最大寻道时间和最小寻道时间的平均值D．最大寻道时间和最小寻道时间之和11．多体交叉存储器主要解决的问题是( )。
A 扩充主存储器的容量B 提高主存储器数据传输率C．减少主存储器芯片数量 D 简化线路结构12．一个四体并行低位交叉存储器，每个模块的容量是64 K×32位，存取周期为200 ns，在下列说法中( )是正确的。
计算机科学技术：计算机体系结构真题
计算机科学技术：计算机体系结构真题1、问答题简述自上而下的设计方法？答案：从用户的需求出发，先确定应用级虚拟机所具有的基本功能特性,然后逐级向下设计。
对于以下的每一级，都必须考虑使上一级优化实现。
2、填空题根据指令系统功能结构的不同，计算机体系结构发展趋势呈现（）和（）两种截然不同的方向，相同的指令系统可以通过“（）”或“（）”的方法来实现。
答案：复杂指令集计算技术；精简指令集计算技术；微程序控制器；硬布线3、问答题多机系统的耦合度可以分为哪几类？答案：（1）最低耦合：除通过某种中间存储介质之外，各计算机之间没有物理连接，也无共享的联机硬件资源。
（2）松散耦合：通过通道或通信线路实现计算机间互连，共享某些外围设备，机间的相互作用是在文件或数据集一级进行。
（3）紧密耦合：机间物理连接的频带较高，往往通过总线或高速开关实现互连，可以共享主存。
4、问答题在分布式存储器结构的机器中，对应于两种地址空间的组织方案，分别有哪两种通信机制？它们是怎么实现的？答案：（1）共享地址空间的机器：可利用1oad和StOre指令中的地址隐含地进行数据通信，因而可称为共享存储器机器。
（2）多个地址空间的机器：根据简单的网络协议，通过传递消息来请求某些服务或传输数据，从而完成通信。
因而这种机器常称为消息传递机器。
5、问答题请叙述设计一个I/O子系统的步骤。
答案：A、列出将要链接到计算机的I/O设备的类型，或者列出机器将要支持的标准总线。
B、列出每种I/O设备的物理要求，包括：容量、电源、连接器、总线槽、扩展机箱等等。
C、列出每种I/O设备的开销，包括设备所需要的控制器的开销。
D、记录每种I/O设备对CPU资源的要求。
E、列出每种I/O设备对存储器和总线资源的要求。
F、按照不同的方法组织I/O设备，并计算其性能和开销。
6、填空题对于采用预取技术来降低失效率的方法，目的是要使O,预取优化的主要对象是（）。
答案：执行指令和读取数据能重叠执行；循环7、问答题什么是“程序的动态定位方式”？答案：利用类似变址寻址方法，有硬件支持完成。
存储系统的基本要求和并行主存系统
证明：m n 1 时成立。
用归纳法证明（续）
k (1 )
k 1 n k 1
( n 1)(1 ) n n(1 ) n 1 ( n 1)(1 ) n n(1 ) n 1 ( 1 ) (1 ) n
带入上式：
Bm k * p(k ) k (1 ) k 1 m(1 ) m1
k 1
m
由数学归纳法得：
Bm (1 )i
i 0
m 1
是一个等比级数，因此：
B
1 - 1
m
用归纳法证明
k 1 m 1 k ( 1 ) m ( 1 ) k 1 m 1 i ( 1 ) i 0 m 1
A 1, A 2,,, A k
（ 2） A 1, A 2,,, A k 是在k个地址中没有两个或两 个以上的地址处于同一模体中，显然, k <= m （3）截取的k个地址的队列，能同时访问k个模体， k = 1,2,…m
另设： P(k)表示申请长度为k，且不冲突的概率密度函 m 数。显然k的平均值：
存储器的价格
c C / SM
总价格 C 每位价格 c
举例：频宽平衡
假定一台计算机200MIPS（2亿次）
CPU取指令：200MW/s 指令字长为一个字W CPU取操作数和保存结果：400MW/s 各种I/O：5MW/s 总和：605MW/s , 假定存储器字长为一个字 主存的访问周期( 1/605=0.0016528)《=16.5ns 实际上，主存（DRAM）(动态随机存储器) 在200ns内。
B
第3章--计算机体系结构
1.则中断级屏蔽位如何设置？ 2.假设在用户程序执行过程中同时出现1，2，3， 4四个中断请求，请画出程序运行过程示意图？
第3章作业2
假设系统有4个中断级，则中断响应次序是 1 2 3 4，如果中断处理次序是4 2 3 1
1.则中断级屏蔽位如何设置？ 2.假设在用户程序执行过程中同时出现1，2，3， 4四个中断请求，请画出程序运行过程示意图？
0
习题3-5
(1)当中断响应次序为1 2 3 4时，其中断处 理次序是？
(2)如果所有的中断处理都各需3个单位时间，中断 响应和中断返回时间相对中断处理时间少得多。 当机器正在运行用户程序时，同时发生第2、3级 中断请求，过两个单位时间后，又同时发生第1、 4级中断请求，请画出程序运行过程示意图?
中断级屏蔽位的设置
中断 处理 程序 级别 第1级 第2级 第3级 第4级 第5级 中断级屏蔽位
1级 1
0 0 0 0
2级 1
1 0 1 1
3级 1
1 1 1 1
4级 1
0 0 1 0
5级 1
0 0 1 1
具体执行 过程如图:
第3章作业1
假设系统有4个中断级，则中断响应次序是 1 2 3 4，如果中断处理次序是1 4 2 3
中断的响应次序和处理次序
中断的响应次序
中断的响应次序是同时发生多个不同中断类的中断 请求时，中断响应硬件中排队器所决定的响应次序 中断响应的次序是用硬件---排队器---来实现的。
排队器重的次序是由高到低固定死的。
中断处理次序：
中断的处理要由中断处理程序来完成，而中断处理 程序在执行前或执行中是可以被中断的，这样，中 断处理完的次序（简称中断处理次序）就可以不同 于中断响应次序。
计算机学科专业基础综合组成原理-2
（分数：2.00）
A.主存中√
B.寄存器中
C.直接存取存储器中
D.光盘中
解析：[解析]直接寻址方式是指在指令中直接给出操作数在存储器中的地址，操作数在主存储器中，指令中的地址直接作为有效地址，对存储器进行访问即可取得操作数。
16.零地址指令的操作数一般隐含在______。
（分数：2.00）
A.磁盘中
（分数：2.00）
A.在200ns内，存储器能向CPU提供128位二进制信息
B.在50ns内，存储器能向CPU提供32位二进制信息
C.在200ns内，存储器能向CPU提供32位二进制信息
D.在200ns内，存储器能向CPU提供二进制信息的位数不确定√
解析：[解析]在四体并行低位交叉存储中，由于初始阶段需要用200ns来读取一个字。但在接下来的连续存取中，会利用200/4=50ns，来读取一个字。即读取一个字的时间不能确定。
Ⅲ．DRAM芯片的速度比SRAM快
Ⅳ．DRAM芯片工作时需要刷新，SRAM芯片工作时不需要刷新
通常情况下，错误的是______。
（分数：2.00）
A.Ⅰ和Ⅱ
B.Ⅱ和Ⅲ√
C.Ⅲ和Ⅳ
D.Ⅰ和Ⅳ
解析：[解析] DRAM的集成度高于SRAM，SRAM的速度高于DRAM，可以推出DRAM的成本低于SRAM，SRAM芯片工作时不需要刷新，DRAM芯片工作时需要刷新。随机存储器RAM又可分为静态RAM(SRAM)和动态RAM(DRAM)两种。SRAM由6个MOS管组成一个记忆单元，它的存取速度快，但集成度低，功耗也较大；DRAM由4个MOS管或单个MOS管组成一个记忆单元，它的集成度高，功耗小，但存取速度慢。DRAM是靠MOS电路中的栅极电容来存储信息的，栅极电容L的电荷数目会随着时间推移逐步泄漏，因此每隔一定的时间必须向栅极电容补充一次电荷，这个过程称为刷新。
A.主存中√
B.寄存器中
C.直接存取存储器中
D.光盘中
解析：[解析]直接寻址方式是指在指令中直接给出操作数在存储器中的地址，操作数在主存储器中，指令中的地址直接作为有效地址，对存储器进行访问即可取得操作数。
16.零地址指令的操作数一般隐含在______。
（分数：2.00）
A.磁盘中
（分数：2.00）
A.在200ns内，存储器能向CPU提供128位二进制信息
B.在50ns内，存储器能向CPU提供32位二进制信息
C.在200ns内，存储器能向CPU提供32位二进制信息
D.在200ns内，存储器能向CPU提供二进制信息的位数不确定√
解析：[解析]在四体并行低位交叉存储中，由于初始阶段需要用200ns来读取一个字。但在接下来的连续存取中，会利用200/4=50ns，来读取一个字。即读取一个字的时间不能确定。
Ⅲ．DRAM芯片的速度比SRAM快
Ⅳ．DRAM芯片工作时需要刷新，SRAM芯片工作时不需要刷新
通常情况下，错误的是______。
（分数：2.00）
A.Ⅰ和Ⅱ
B.Ⅱ和Ⅲ√
C.Ⅲ和Ⅳ
D.Ⅰ和Ⅳ
解析：[解析] DRAM的集成度高于SRAM，SRAM的速度高于DRAM，可以推出DRAM的成本低于SRAM，SRAM芯片工作时不需要刷新，DRAM芯片工作时需要刷新。随机存储器RAM又可分为静态RAM(SRAM)和动态RAM(DRAM)两种。SRAM由6个MOS管组成一个记忆单元，它的存取速度快，但集成度低，功耗也较大；DRAM由4个MOS管或单个MOS管组成一个记忆单元，它的集成度高，功耗小，但存取速度慢。DRAM是靠MOS电路中的栅极电容来存储信息的，栅极电容L的电荷数目会随着时间推移逐步泄漏，因此每隔一定的时间必须向栅极电容补充一次电荷，这个过程称为刷新。
2022年丽水学院计算机科学与技术专业《计算机系统结构》科目期末试卷A(有答案)
2022年丽水学院计算机科学与技术专业《计算机系统结构》科目期末试卷A（有答案）一、选择题1、从计算机系统结构上讲，机器语言程序员所看到的机器属性是（）A.计算机软件所要完成的功能B.计算机硬件的全部组成C.编程要用到的硬件组织D.计算机各部件的硬件实现。
2、传统机器语言机器级，是用（）来（）机器指令。
A.硬件，翻译B.编译程序，翻译C.微指令程序，解释D.微指令程序，翻译3、计算机系统结构不包括（）A.主存速度B.机器工作状态C.信息保护D.数据表示4、与流水线最大吞吐率高低有关的是( )A.各个子过程的时间B.最快子过程的时间C.最慢子过程的时间D.最后子过程的时间5、计算机系统结构不包括( )。
A.主存速度B.机器工作状态C.信息保护D.数据6、不同系列的机器之间，实现软件移植的途径不包括（）。
A.用统一的高级语言B.用统一的汇编语言C.模拟D.仿真7、多处理机的各自独立型操作系统（）。
A.要求管理程序不必是可再入的B.适合于紧耦合多处理机C.工作负荷较平衡D.有较高的可靠性8、下列关于标量流水机的说法不正确的是（）A.可对标量数据进行流水处理B.没有向量数据表示C.不能对向量数据进行运算D.可以对向量、数组进行运算9、“启动I/O”指令是主要的输入输出指令，是属于（）。
A.目态指令B.管态指令C.目态、管态都能用的指令D.编译程序只能用的指令10、下列说法正确的是（）A."一次重叠"是一次解释一条指令B."一次重叠"是同时解释相邻两条指令C.流水方式是同时只能解释两条指令D."一次重叠"是同时可解释很多条指令11、在多用户机器上，应用程序员不能使用的指令是（）A.“执行”指令B.“访管”指令C.“启动IO”指令D“测试与置定”指令12、浮点数尾数基值rm=8，尾数数值部分长6位，可表示的规格化最小正尾数为( )A.0.5B.0.25C.0.125D.1/6413、在操作系统机器级，一般用（）程序（）作业控制语句。
[精彩]3并行主存与存储
![[精彩]3并行主存与存储](https://img.taocdn.com/s1/m/90cea8443a3567ec102de2bd960590c69ec3d8cd.png)
3.并行主存与存储3.1 什么是存储系统？对于一个由两个存储器M1和M2构成的存储系统，设M1的命中率为h ，两个存储器的容量分别为S1和S2，访问速度分别为T1和T2，每千字节的价格分别为C1和C2。
（1）在什么情况下，整个存储系统的每千字节的平均价格接近于C2？ （2）写出这个存储系统的等效访问时间Ta 的表达式。
（3）假设存储系统的访问效率e=T1/Ta ，两个存储器的速度比r=T2/T1。
试以速度比r 和命中率h 来表示访问效率e 。
（4）写出r=5,20,100时，访问效率e 和命中率h 的关系式。
（5）如果r=100，为了使访问效率e>0.95，要求命中率h 是多少？（6）对于（4）所要求的命中率实际上很难达到。
假设实际的命中率只能达到0.96。
现采用一种缓冲技术来解决这个问题。
当访问M1不命中时，把包括被访问数据在内的一个数据块都从M2取到M1中，并假设被取到M1中的每个数据平均可以被重复访问5次。
请设计缓冲深度（即每次从M2取到M1中的数据块的大小）。
【参考答案】解：存储系统是指多个性能各不相同的存储器用硬件或软件方法连接成一个系统。
这个系统对应用程序员透明。
在应用程序员看来，它是一个存储器，其速度接近速度最快的那个存储器，存储容量与容量最大的那个存储器相等或接近，单位容量的价格接近最便宜的那个存储器。
（1）当S2>>S1（2）Ta=h·（3）e=T1/Ta=T1/(h·T1+(1-h)·T2) =1/(h+ (1-h)·T2/T1) =1/(h+ (1-h)·r) （4）r=5, e=1/(5-4h); r=20, e=1/(20-19h); r=100, e=1/(100-99h)。
（5）由e=1/(h+ (1-h)·r)= 1/(h+ (1-h)·100)>0.95 得 h>94/94.05=99.958% （6）h=0.96 设缓冲深度为A ，则n=5·A 由 h’=99.95%=(h+n -1)/n 求得A=163.2 由3个访问速度、存储容量和每位价格都不相同的存储器构成一个存储系统，其中M1靠近CPU 。
02325计算机系统结构背诵资料
念1.1计算机系统的多级层次结构1.2计算机系统结构、组成与实现1.2.1结构、组成、实现的定义与内涵1.2.2计算机系统结构、组成和实现三者的相互影响1.3软硬件取舍与计算机系统设计思路1.3.1软硬件取舍的基本原则1.3.2计算机系统的设计思路1.4结构设计要解决好软件的可移植性1.4.1统一高级语言1.4.2采用系列机1.4.3模拟与仿真1.5应用与器件的发展对系统结构的影响1.5.1应用的发展对系统结构的影响1.5.2器件的发展对系统结构的影响1.6系统结构中的并行性发展及计算机系统的分类1.6.1并行性概念1.6.2并行处理系统的结构与多机系统的耦合度1.6.3计算机系统的分类第2章数据表示与指令系统2.1数据表示2.1.1数据表示与数据结构2.1.2高级数据表示2.1.3引入数据表示的原则2.1.4浮点数尾数基值大小和下溢处理方法的选择2.2寻址方式2.2.1寻址方式分析2.2.2逻辑地址与主存物理地址2.3指令格式的优化设计2.3.1操作码的优化2.3.2指令字格式的优化2.4按CISC方向发展与改进指令系统2.4.1面向目标程序优化实现改进2.4.2面向高级语言优化实现改进2.4.3面向操作系统优化实现改进2.5按RISC方向发展与改进指令系统2.5.1 RISC的提出2.5.2设计RISC的原则2.5.3设计RISC结构用的基本技术2.5.4 RISC技术的发展第3章总线、中断与输入输出系统3.1输入输出系统的基本概念3.2总线设计3.2.1总线的类型3.2.2总线的控制方式3.2.3总线的通讯技术3.2.4数据宽度与总线线数3.3中断系统3.3.1中断的分类和分级3.3.2中断系统的软硬件功能分配3.4通道处理机3.4.1工作原理3.4.2通道流量的分析第4章存储体系4.1存储体系概念与并行主存系统4.1.1发展存储体系的必要性4.1.2并行主存系统频宽的分析4.1.3存储体系的形成与分支4.1.4存储体系的性能参数4.2虚拟存储器4.2.1不同的虚拟存储管理方式4.2.2页式虚拟存储器的构成4.2.3页式虚拟存储器实现中的问题4.3高速缓冲(Cache)存储器4.3.1基本结构4.3.2地址的映象与变换4.3.3替换算法的实现4.3.4 Cache存储器的透明性及性能分析第5章重叠、流水和向量处理机5.1重叠方式5.1.1基本思想和一次重叠5.1.2相关处理5.2流水方式5.2.1基本概念5.2.2流水线处理机的主要性能5.2.3流水机器的相关处理和控制机构5.3向量的流水处理与向量流水处理机5.3.1向量的流水处理5.3.2向量流水处理机5.4指令级高度并行的超级处理机5.4.1超标量处理机5.4.2超长指令字(VLIW)处理机5.4.3超流水线处理机第6章阵列处理机6.1阵列处理机原理6.1.1阵列处理机的基本构形6.1.2阵列处理机的特点6.2阵列处理机的并行算法6.2.1 ILLIACⅣ的处理单元阵列结构6.2.2阵列处理机的并行算法举例6.3 SIMD计算机的互连网络6.3.1互连网络的设计目标及互连函数6.3.2基本的单级互连网络6.3.3多级互连网络6.4并行存储器的无冲突访问6.5并行处理机举例6.5.1 MPP位平面阵列处理机6.5.2 CM连接机第7章多处理机7.1多处理机的特点及主要技术问题7.2多处理机的硬件结构7.2.1紧耦合和松耦合7.2.2机间互连形式7.3程序并行性7.3.1并行算法7.3.2程序并行性的分析7.3.3并行程序设计语言7.4多处理机的性能7.4.1任务粒度与系统性能7.4.2性能模型与分析7.5多处理机的操作系统7.5.1主从型操作系统7.5.2各自独立型操作系统7.5.3浮动型操作系统第8章其它计算机结构8.1脉动阵列机8.1.1脉动阵列结构的原理和特点8.1.2通用的脉动阵列结构8.2大规模并行处理机MPP与机群系统8.2.1大规模并行处理机MPP8.2.2机群系统8.3数据流机8.3.1数据驱动的概念8.3.2数据流程序图和语言8.3.3数据流计算机的结构8.3.4数据流机器存在的问题8.4归约机8.5智能机8.5.1智能信息处理与智能机正的实处理机代替虚拟机器；可以增加存储寄存器组织、指令系统、存储系统组织、中断系统、管态目态定义与转换、逐级往以上方法存在的问题是软、硬件脱语义同一语言在不同机器上不通用；程序员的习惯但到一定时还可采用模拟仿困难；重新设计软件经济上不划处理单络设计，数据在存储器中的分布算进程间的同步间调度。
第3章李学干,计算机系统结构南航课件
第3章 总线、中断与输入输出系统
输入/输出中断 设备及通道联系的工具， 4.输入 输出中断是CPU与I/O设备及通道联系的工具，在 输入 输出中断是 与 设备及通道联系的工具 输入输出操作完成、 通道或设备产生故障时发出。 输入输出操作完成、 I/O通道或设备产生故障时发出。 通道或设备产生故障时发出 程序性、 外部、 程序性、 外部、 I/O这 3 类中断的中断码均为 16 位。 这 5.重新启动中断是为操作员或另一台 重新启动中断是为操作员或另一台 重新启动中断 是为操作员或另一台CPU要启动一个程 要启动一个程 序所用。 不能禁止这种中断。 序所用。 CPU不能禁止这种中断。 不能禁止这种中断
第3章 总线、中断与输入输出系统
为例， 以IBM 370为例，它把中断分成机器校验、 管理程序调用、 为例 它把中断分成机器校验、 管理程序调用、 程序性、 外部、 输入/输出和重新启动 程序性、 外部、 输入 输出和重新启动 6 类。 前 5 类中断只 发生在CPU处于运行状态时，而重新启动不论CPU是处于停 处于运行状态时，而重新启动不论 发生在 处于运行状态时 是处于停 止状态还是处于运行状态都可以发生。这 6 类中断，它们的 类中断， 止状态还是处于运行状态都可以发生。 和新PSW所在的存贮单元位置都是各不相同的。每 所在的存贮单元位置都是各不相同的。 旧PSW和新 和新 所在的存贮单元位置都是各不相同的 类的具体中断原因可由旧PSW中的中断码进一步指明，或是 中的中断码进一步指明， 类的具体中断原因可由旧 中的中断码进一步指明 由中断期间放在指定存贮单元中的附加信息指明。 由中断期间放在指定存贮单元中的附加信息指明。
第3章 总线、中断与输入输出系统
1.机器校验中断告诉程序发生了设备故障。可用 64 位机 机器校验中断告诉程序发生了设备故障。 机器校验中断告诉程序发生了设备故障 器校验中断码以指明故障原因和严重性， 器校验中断码以指明故障原因和严重性，更为详细的中断原 因和故障位置可由机器校验保存区的内容提供。 因和故障位置可由机器校验保存区的内容提供。这里包含有 电源故障、运算电路的误动作、主存出错、 通道动作故障、 电源故障、运算电路的误动作、主存出错、 通道动作故障、 处理器的各种硬件故障等等。 处理器的各种硬件故障等等。 2. 访管中断是在用户程序需要操作系统介入时，通过执 访管中断是在用户程序需要操作系统介入时 是在用户程序需要操作系统介入时， 行“访管”指令时发生的，访管原因由“访管指令”中的 8 访管”指令时发生的，访管原因由“访管指令” 位码指明。 位码指明。
计算机系统结构期末考试试题及其答案
计算机科学系《计算机系统结构》期末考试试卷（A 卷）一 单选题：(10分，每题1分) 1、 ."启动I/O"指令是主要的输入输出指令，是属于（B ）A.目态指令B.管态指令C.目态、管态都能用的指令D.编译程序只能用的指令2、 输入输出系统硬件的功能对(B )是透明的A.操作系统程序员B.应用程序员C.系统结构设计人员D.机器语言程序设计员3、 全相联地址映象是指（A ）A.任何虚页都可装入主存中任何实页的位置B.一个虚页只装进固定的主存实页位置C.组之间固定，组内任何虚页可装入任何实页位置D.组间可任意装入，组内是固定装入4、 ( C ) 属于MIMD 系统结构A.各处理单元同时受一个控制单元的管理B.各处理单元同时受同个控制单元送来的指令C.松耦合多处理机和多计算机系统D.阵列处理机5、 多处理机上两个程序段之间若有先写后读的数据相关，则（B ）A.可以并行执行B.不可能并行C.任何情况均可交换串行D.必须并行执行6、 计算机使用的语言是（B ）A.专属软件*畴，与计算机体系结构无关B.分属于计算机系统各个层次C.属于用以建立一个用户的应用环境D.属于符号化的机器指令7、 指令执行结果出现异常引起的中断是（C ）A.输入/输出中断B.机器校验中断C.程序性中断D.外部中断8、 块冲突概率最高的Cache 地址映象方式是（A ）A．直接 B ．组相联 C ．段相联 D ．全相联9、 组相联映象、LRU 替换的Cache 存储器，不影响Cache 命中率的是(B)A ．增大块的大小B ．增大主存容量C ．增大组的大小D ．增加Cache 中的块数10、 流水处理机对全局性相关的处理不．包括（C ） C.加快短循环程序的执行 D.设置相关专用通路1、 数据通路宽度就是数据总线上一次并行传送的信息位数。
2、 计算机仿真用微程序解释，计算机模拟用机器语言解释二 填空题：（20分，每题2分）3、阵列处理机按存贮器的组成方式可分为两种构形,分别为:分布式存储器和集中共享式。
计算机系统结构(新)
计算机系统结构交卷时间：2015-12-31 21:27:47一、单选题1.(4分)以下哪种结构不属于指令集结构（）。
A. 堆栈结构B. 通用寄存器组结构C. Cache结构D. 累加器结构得分：0 知识点：计算机系统结构作业题展开解析.答案C .解析..2.(4分)指令集设计的基本要求包括（）。
A. 完整性、规整性、高效率、兼容性B. 完整性、规整性、灵活性、均匀性C. 完整性、规整性、对称性、兼容性D. 完整性、规整性、对称性、均匀性得分：0 知识点：计算机系统结构作业题展开解析.答案A .解析..3.(4分)多处理机实现的并行主要是（）。
A. 任务级并行B. 指令级并行C. 线程级并行D. 操作级并行得分：0 知识点：计算机系统结构作业题展开解析.答案A .解析..4.(4分)衡量一个存储器性能可从( )方面考虑。
A. 容量、速度、价格B. 制造工艺、封装、材料C. 容量、速度、功耗D. Cache-主存存储层次、主存-辅存存储层次、辅存-磁带存储层次得分：0 知识点：计算机系统结构作业题展开解析.答案A .解析..5.(4分)以下哪种相关不会导致数据冲突（）。
A. 数据相关B. 反相关C. 输出相关D. 读后读相关得分：0 知识点：计算机系统结构作业题展开解析.答案D .解析..6.(4分)根据Amdahl定律，系统加速比由哪两个因素决定？（）A. 可改进比例和所执行的指令条数B. 可改进比例和执行程序所需要的时钟周期数C. 可改进比例和部件加速比D. 可改进比例和时钟频率得分：0 知识点：计算机系统结构作业题展开解析.答案C .解析..7.(4分)计算机系统的层次结构按照由高到低的顺序分别为（）。
A. 高级语言机器级、汇编语言机器级、传统机器语言机器级、操作系统机器级、应用语言机器级、微程序机器级B. 高级语言机器级、应用语言机器级、操作系统机器级、传统机器语言机器级、汇编语言机器级、微程序机器级C. 应用语言机器级、高级语言机器级、汇编语言机器级、操作系统机器级、传统机器语言机器级、微程序机器级D. 应用语言机器级、操作系统机器级、高级语言机器级、汇编语言机器级、微程序机器级、传统机器语言机器级得分：0 知识点：计算机系统结构作业题展开解析.答案C .解析..8.(4分)评价流水线的性能指标是（）。
系统结构课上练习1
1、从使用语言的角度，计算机系统的层次结构分为六级，其中最高层为（应用语言机器级),最低层（微程序机器级）。
2、汇编语言程序经（A ）的（）转换成机器语言程序。
A.汇编程序，翻译B.编译程序，解释C微指令程序，解释 D.应用程序包，翻译3、软件和硬件在（B ）上是等效的A.概念B、逻辑C、算法D、指令4、透明性是指客观存在的事物或属性（ D ）看不到。
A。
从软件角度B。
从硬件角度C。
从任何角度D。
从某种角度5、.用机器语言程序解释实现软件移植的方法称为（C ）A、仿真B。
翻译 C.模拟 D 解释从机器（汇编）语言程序员看，以下哪些是透明的？（书本课后题）指令地址寄存器；指令缓冲器；时标发生器；条件码寄存器；乘法器；主存地址寄存器；磁盘外设；先行进位链；移位器；通用寄存器；中断字寄存器。
假设高速缓存Cache 工作速度为主存的5倍，且Cache被访问命中的概率为90%，则采用Cache后，能使整个存储系统获得多高的加速比？解：r=5，f=0.91、标志符数据表示将（A ）直接联系在一起。
A、数据类型与数据本身B、数据表示与数据结构C、计算机系统结构与计算机组成D、高级语言语句与计算机组成2、数据表示指的是能由（A ）直接识别和引用的数据类型A硬件B软件 C 机器语言 D 数据结构3、浮点数中的阶码位数主要影响（A ）A.可表示数的范围B. 可表示数的精度C.计算机系统结构D. 计算机组成4、浮点数中的尾数的位数主要影响（D ）A.可表示数的数轴上分布的离散程度B.可表示数的范围和精度C.可表示数的范围D可表示数的精度5、在非负阶，正尾数，规格化的条件下，若机器数中阶码采用二进制p位，尾数采用rm进位制，则表示的最小值是（ A ）A.1*rm-1B.1-1*rm-m’C.rm-1D.rm(2p-1)*(1-rm-m’)某台处理机的各条指令使用频度如下所示：1)请分别设计这9条指令操作码的哈夫曼编码.2)设计两种码长的扩展操作码设主存由8个存储体按低位交叉编址方式组成，主存容量1MB，Cache容量4KB，要求一个主存周期从主存取得一个块。
计算机系统结构第四章自考练习题答案 (1)
第四章存储体系历年真题精选1. 下列说法正确的是（ D ）。
A. Cache容量一般不大，命中率不会很高B. Cache本身速度很快，但地址变换速度很慢C. Cache芯片速度一般比CPU速度慢数十倍D. Cache存储器查映像表和访问物理Cache其间可以流水，使速度与CPU匹配2．以下与虚拟存储器的等效访问速度无关的是（ D ）。
A. 页地址流B. 页面调度策略C. 主存的容量D. 辅存的容量3. 页面虚拟存储器把（程序）空间和（主存）空间都机械等分成相同大小的页面。
4. Cache若采用全相联映像规则，则主存中（任意一）块都可映像装入到Cache中的（任意一）块的位置上。
5. 解决计算机主存与CPU的速度差对机器性能的影响，可采用哪三种解决方法？(p86)6. 对于二级虚拟存储层次，其等效访问时间与主、辅存的访问时间有什么关系？可采取哪些措施提高存储层次的等效访问速度？（至少提出两种）（P88）7. 有一个虚拟存贮器，主存有0～3四页位置，程序有0～7八个虚页，采用全相联映象和FIFO替换算法。
给出如下程序页地址流；2，3，5，2，4，0，1，2，4，6。
（1）假设程序的2，3，5页已先后装入主存的第3、2、0页位置，请画出上述页地址流工作过程中，主存各页位置上所装程序各页页号的变化过程图，标出命中时刻。
（2）求出此期间虚存总的命中率H。
（50%）8. 某虚拟存储器共8个页面，每页为1024个字，实际主存为4K个字，采用页表法进行地址映象。
映象表的内容如下表所示。
实页号装入位3 11 12 03 02 11 00 10 0(1)求出会发生页面失效的全部虚页号；（2，3,5,7）(2)求出虚地址为：0，3728，1023，1024，7800，6800的主存实地址。
（3072，页失效，4095,1024，页失效，656）同步强化练习一．单项选择题。
1. 替换算法要解决的问题是（ C ）。
A.用户的虚页如何与主存的实页对应B.如何用主存的实页号替代多用户的虚页号C.当页面失效，选择主存中哪个页作为被替换的页D.新用户要进入主存，选择哪个用户作为被替换的用户2. 虚拟存储器地址变换是指（ C ）。
计算机组成原理第三章存储系统[四]
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例:一个四体并行交叉存储器，每个模块的容量 是16K×32位，存取周期为200ns，在下述说 法中( )是正确的。 A. 在200ns内，该存储器能向CPU提供256位二 进制信息 B. B. 在200ns内，该存储器能向CPU提供128位 二进制信息 C. 在50ns内，每个存储模块能向CPU提供32位 二进制信息 D. 在50ns内，该存储器能向CPU提供128位二 进制信息
设每个体的存储字长和数据总线的宽度一 致, 低位交叉编址的存储器模块数为n,存取周 期为T,总线传输周期为,当采用流水线方式时, 应满足T= n. n=T/称为交叉存取度,要求模块数>=n, 以保证启动某模块后经n时间再启动该模块时, 它的上一次存取操作已经完成.
W0 W3 W2 W1
M0 M3 M2 M1
(3)多体交叉存储体分时工作原理 无论多体存储器中有几个分体,CPU与主存之间 数据通路仍是一个W位(同时读出的n个字在总 线上需要分时传送).n个W位如何在一个存储周 期Tm中读出? 分时启动多个分体,使得每个Tm周期内得到多 个单体字宽的数据. 设主存有n个分体(模块),各自的存取周期都是 Tm； 则第一个分体启动后,每隔1/n个Tm再启动下一 个分体.
存控部件：接 收系统中各部 件或设备的访 总 线 控 制 存请求，按预 数据 定的优先顺序 0 1 2 3 进行排队，响 4 5 6 7 应其访存请求； M1 M0 M2 M3 分时接收各请 求源发来的访 地址寄存器 地址寄存器 地址寄存器 地址寄存器 存地址，转送 至相应存储体 等等。 CPU …
16位
数据寄存器MDR（16位）
DB(16位)
低位交叉编址:同一存储体中的地址是不连续的,程 序连续存放在相邻体中.存储器地址寄存器的低位部 分选择不同的存储体,而高位部分则指向存储体内的 存储字.
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3.并行主存与存储3.1 什么是存储系统？对于一个由两个存储器M1和M2构成的存储系统，设M1的命中率为h ，两个存储器的容量分别为S1和S2，访问速度分别为T1和T2，每千字节的价格分别为C1和C2。
（1）在什么情况下，整个存储系统的每千字节的平均价格接近于C2？ （2）写出这个存储系统的等效访问时间Ta 的表达式。
（3）假设存储系统的访问效率e=T1/Ta ，两个存储器的速度比r=T2/T1。
试以速度比r 和命中率h 来表示访问效率e 。
（4）写出r=5,20,100时，访问效率e 和命中率h 的关系式。
（5）如果r=100，为了使访问效率e>0.95，要求命中率h 是多少？（6）对于（4）所要求的命中率实际上很难达到。
假设实际的命中率只能达到0.96。
现采用一种缓冲技术来解决这个问题。
当访问M1不命中时，把包括被访问数据在内的一个数据块都从M2取到M1中，并假设被取到M1中的每个数据平均可以被重复访问5次。
请设计缓冲深度（即每次从M2取到M1中的数据块的大小）。
【参考答案】解：存储系统是指多个性能各不相同的存储器用硬件或软件方法连接成一个系统。
这个系统对应用程序员透明。
在应用程序员看来，它是一个存储器，其速度接近速度最快的那个存储器，存储容量与容量最大的那个存储器相等或接近，单位容量的价格接近最便宜的那个存储器。
（1）当S2>>S1（2）Ta=h·（3）e=T1/Ta=T1/(h·T1+(1-h)·T2) =1/(h+ (1-h)·T2/T1) =1/(h+ (1-h)·r) （4）r=5,e=1/(5-4h); r=20, e=1/(20-19h); r=100, e=1/(100-99h)。
（5）由e=1/(h+ (1-h)·r)= 1/(h+ (1-h)·100)>0.95 得 h>94/94.05=99.958%（6）h=0.96 设缓冲深度为A ，则n=5·A 由 h’=99.95%=(h+n -1)/n 求得A=163.2 由3个访问速度、存储容量和每位价格都不相同的存储器构成一个存储系统，其中M1靠近CPU 。
回答下列问题：（1表达式。
（2）在什么条件下，整个存储系统的每位平均价格接近于C3？ 【参考答案】解：设S1<S2<S3，T1<T2<T3，C1>C2>C3H1为在M1中访问的命中率 H2为在M2中访问的命中率 则（1）S=S3（利用地址映象和地址变换）T=H1·T1+(1-H1)·T23=H1·T1+(1-H1)·(H2·T2+(1-H2)·T3)当H1→1，H2→1时，T≈T1C=(C1·S1+C2·S2+C3·S3)/(S1+S2+S3)（2）当S3>>S2>>S1C=(C1·S1/S3+C2·S2/S3+C3)/(S1/S3+S2/S3+1)≈C33.3要求设计一个由Cache和主存构成的两级存储系统，已知Cache的容量有三种选择：64KB、128KB和256KB，它们的命中率分别为0.7、0.9和0.98。
主存容量为4MB。
设两个存储器的访问时间分别为t1和t2，每字节的价格分别为c1和c2。
如果c1=20c2时，t2=10t1。
（1）在t1=20ns的条件下，分别计算三种Cache的等效访问时间。
（2）如果c2=0.2美元/KB，分别计算三种Cache每字节的平均价格。
（3）根据三种Cache的等效访问时间和每字节的平均价格排列次序。
（4）根据等效访问时间和平均价格的乘积，选择最优的设计。
【参考答案】解：已知c1=20c2，t2=10t1，s2=4MB，t1=20ns，C2=0.2美元/KB(1) 1) h=0.7，t2=10t1=200nsTa=h×t1+(1-h)×t2=0.7×20+0.3×200=74ns2) h=0.9，t2=200nsTb=h×t1 +(1-h)×t2=0.9×20+0.1×200=38ns3) h=0.98，t2=200nsTc=h×t1 +(1-h)×t2=0.98×20+0.02×200=23.6ns(2) 1) s1=64KB，c1=20c2=4美元/KBCa=(c1×s1+c2×s2)/(s1+s2)=(4×64+0.2×4K)/(64+4K)≈0.26美元/KB2) s1=128KB，c1=20c2=4美元/KBCb=(4×128+0.2×4K)/(128+4K)≈0.32美元/KB3) s1=256KB，c1=20c2=4美元/KBCc=(4×256+0.2×4K)/(256+4K)≈0.43美元/KB(3) Ta>Tb>TcCa<Cb<Cc(4) Ta×Ca=74ns×0.26美元/KB=19.24Tb×Cb=38ns×0.32美元/KB=12.16Tc×Cc=23.6ns×0.43美元/KB=10.148∵Tc×Cc最小∴第3种设计最优3.4一个二级虚拟存储系统，CPU访问主存M1和辅存M2的平均时间分别为1us和1ms。
经实测，此虚拟存储器平均访问时间为100us。
试定性提出使虚拟存储器平均访问时间能从100us下降到10us的几种方法，并分析这些方法在硬件和软件上的代价。
【参考答案】解：已知T1=1us, T2=1ms, T=100us由T=H·T1+(1-H)·T2得H=(T-T2) / (T1-T2)=(100-1000)/(1-1000)=0.901分析：（1）在H= 0.901的情况下，提高主存速度，极限情况使T1=0，此时，T=H·T1+(1-H)·T2=(1-0.901)·1ms≈99us>>10us，说明此法不行（2）提高H。
设T=10us, 则H=(T-T2) / (T1-T2)=(10-1000)/(1-1000)=0.991为此，须从改进替换算法和调度策略，调整页面大小，提高主存容量等多方面综合采取措施。
其中，替换算法和调度策略主要是在软件上增加代价，调整页面大小可能会增加辅助硬件的代价，而提高主存容量主要是增加硬件的代价，辅助硬件的代价也可能会略有增加。
3.5 由两级存储系统关于每位平均价格c 及访问时间Ta 之表达式进一步推广导出n 级存储层次的相应表达式。
【参考答案】解：先考虑三级存储系统。
设S1<S2<S3，T1<T2<T3，C1>C2>C3 H1为在M1中访问的命中率 H2为在M2中访问的命中率则（1）S=S3（利用地址映象和地址变换） T=H1·T1+(1-H1)·T23=H1·T1+(1-H1)·(H2·T2+(1-H2)·T3) 当H1→1，H2→1时，T ≈T1C=(C1·S1+C2·S2+C3·S3)/(S1+S2+S3) （2）当S3>>S2>>S1C=(C1·S1/S3+C2·S2/S3+C3)/(S1/S3+S2/S3+1)≈C3上述可推广至n 级：存储系统的每位平均价格：存储系统的访问时间：其中，3.6 设二级虚拟存储系统的T1=10-7s ，T2=10-2s ，为使存储层次的访问效率e 达到最大值的80%以上，命中率H 至少要达到多少？实际上这样高的命中率很难达到，那么从存储层次上该如何改进？ 【参考答案】解：已知 T1=0.1us, T2=10000us, e>=80% r=T2/T1=106 设该存储系统的平均访问时间为T ，由（4.6）由式（4.6）可知，要提高e ，有两个途径：提高H ，或者减小r 。
提高H 的方法有：改进替换算法和调度策略，调整页面大小，提高主存容量等。
减少r 的方法有：采用多级存储系统，减少级间速度之比。
3.7 一个页式虚拟存储器的虚存空间大小为4GB ，页面大小为4KB ，每个页表存储字长4个字节。
（1）计算这个页式虚拟存储器需要采用几级页表？（2）如果要求页表所占总的主存页面数最小，请分配每一级页表的实际存储容量各为多少字节？（3）页表的哪些部分必须存放在主存中？哪些可以放在辅存中？ 【参考答案】解：依题意，已知Nv=4GB, Np=4KB, Nd=4B (1)∑∑==⋅=n i ini ii S S c c 11i n i i T H T •=∑=111=∑=n i i H(2) 虚拟空间页面数为4GB/4KB=1M第1级页表为1页，存储容量4KB，可以有1K个存储字，指向第2级页表的1K页，每页1K个存储字，共计1M个字，4MB容量，存放1M个页面信息。
(3) 第1级页表必须驻留主存，第2级页表中与目前正在运行的程序的相关页表可放在主存，其余部分必须放在辅存中，因为其容量超过了1页的大小。
3.8在页式虚拟存储器中，一个程序由P1~P5共5个页面组成。
在程序执行过程中依次访问到的页面如下：P2，P3，P2，P1，P5，P2，P4，P5，P3，P2，P5，P2假设系统分配给这个程序的主存有3个页面，分别采用FIFO、LFU和OPT三种页面替换算法对这3页主存进行调度。
（1）画出主存页面调入、替换和命中的情况表。
（2）统计3种页面替换算法的页命中率。
【参考答案】3.9一个程序由5个虚页组成，采用LFU替换算法，在程序执行过程中依次访问的页地址流如下：P4，P5，P3，P2，P5，P1，P3，P2，P3，P5，P1，P3（1）可能的最高页命中率是多少？（2）至少要分配给该程序多少个主存页面才能获得最高的命中率？（3）如果在程序执行过程中每访问一个页面，平均要对该页面内的存储单元访问1024次，求访问存储单元的命中率。
【参考答案】解：（1）若分配给该程序5个页面，即程序全部装入主存，则可得到最高页命中率。
需调入5次，命中7次，最高命中率为7/12≈0.58（2）至少分配4页可得到最高命中率，过程如下：P4 P5 P3 P2 P5 P1 P3 P2 P3 P5 P1 P34 4 4 4 4* 1 1 1 1 1 1 15 5 5 5 5 5 5 5 5 5 53 3 3 3 3 3 3 3 3 3 命中7次2 2 2 2 2 2 2 2 2入入入入中换中中中中中中（3）命中率=7*1024/（7*1024+5）≈0.99933.10有一个Cache存储器，主存共分8个块（B0~B7），Cache为4个块（C0~C3），采用组相联映像，组内块数2块，替换算法为LFU。