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DDR4设计概述以和分析仿真案例

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DDR4设计概述以和分析仿真案例

DDR4（Double Data Rate 4）是一种主要用于计算机内存的新一代随机存取存储器（RAM）标准。它是DDR3的后继版本，提供了更快的数据传输速度和更高的带宽。

DDR4的设计目标是提高内存模块的容量和速度，并减少功耗。与DDR3相比，DDR4内存模块的最大容量大幅增加，可达到128GB，同时传输速度更快，频率从DDR3的最高频率1600MHz提高到DDR4的最高频率3200MHz。此外，DDR4采用了较低的电压，从DDR3的1.5V降低到1.2V，这使得DDR4内存模块的功耗降低了约20%。

DDR4的设计还引入了一些新的技术和功能。其中之一是内存排布（Memory Rank），DDR4内存模块通常具有两个或四个内存排布。每个内存排布类似于一个内存芯片，可以独立地进行读写操作。内存排布的增加可以增加内存模块的容量，并且可以并行化读写操作，从而提高内存的性能。

另一个最显著的新功能是错误校验和修正（ECC）功能，它可以检测和纠正内存中的错误。ECC功能对于企业级服务器和高性能计算机等对数据准确性要求较高的应用非常重要。

为了实现DDR4的设计目标，设计师们进行了详细的仿真和验证工作。下面将以一个DDR4的仿真案例为例来分析DDR4的设计过程。

在DDR4的仿真中，设计师首先需要定义各种电气参数，如信号传输延迟、电阻和电容等。然后，使用设计工具对DDR4的电路图进行仿真，并对其性能进行评估。 在仿真过程中，设计师需要考虑多个因素来验证DDR4内存模块的性能。首先，他们需要确保DDR4内存模块可以在指定的频率下正常工作，并且满足时序要求。这包括检查读写信号的延迟，确认读写信号的时序是正确的，并且确保数据在正确的时间窗口内稳定。

其次，设计师还需要验证DDR4内存模块的稳定性和可靠性。他们通过模拟不同的工作负载和应用场景来测试内存模块的性能，检查是否存在数据丢失、错误校验和修正是否正常工作等问题。

最后，设计师还需要进行功耗和热管理的仿真。他们需要确保DDR4内存模块的功耗在合理范围内，并且能够正常散热，避免过热引起性能下降或损坏。

在DDR4的设计和仿真过程中，设计师需要使用专业的设计工具和仿真软件来完成各种电路仿真和性能评估。他们还需要密切关注DDR4标准的更新和变化，以及相关的技术发展，以确保DDR4内存模块的设计和性能始终保持在最新的水平上。

总而言之，DDR4的设计是一个复杂而细致的过程，需要设计师进行详细的仿真和验证工作，以确保内存模块的性能和可靠性。通过合理的设计和仿真，DDR4内存模块能够提供更大的容量、更快的速度和更低的功耗，以满足不断增长的计算需求。

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DDR4设计概述以及分析仿真案例.pdf

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编辑版word DRAM （动态随机访问存储器）对设计人员特别具有吸引力，因为它提供了广泛的性能，用于各种计算机和嵌入式系统的存储系统设计中。本文概括阐述了DRAM 的概念，及介绍了SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM、DDR5 SDRAM、LPDDR、GDDR。DRAMDRAM较其它内存类型的一个优势是它能够以IC（集成电路）上每个内存单元更少的电路实现。DRAM 的内存单元基于电容器上贮存的电荷。典型的DRAM 单元使用一个电容器及一个或三个FET（场效应晶体管）制成。典型的SRAM （静态随机访问内存）内存单元采取六个FET 器件，降低了相同尺寸时每个IC 的内存单元数量。与DRAM 相比，SRAM 使用起来更简便，接口更容易，数据访问时间更快。DRAM核心结构由多个内存单元组成，这些内存单元分成由行和列组成的两维阵列（参见图1）。访问内存单元需要两步。先寻找某个行的地址，然后在选定行中寻找特定列的地址。换句话说，先在DRAM IC 内部读取整个行，然后列地址选择DRAM IC I/O（输入/ 输出）针脚要读取或要写入该行的哪一列。DRAM读取具有破坏性，也就是说，在读操作中会破坏内存单元行中的数据。因此，必需在该行上的读或写操作结束时，把行数据写回到同一行中。这一操作称为预充电，是行上的最后一项操作。必须完成这一操作之后，才能访问新的行，这一操作称为关闭打开的行。

编辑版word 对计算机内存访问进行分析后表明，内存访问中最常用的类型是读取顺序的内存地址。这是合理的，因为读取计算机指令一般要比数据读取或写入更加常用。此外，大多数指令读取在内存中顺序进行，直到发生到指令分支或跳到子例程。图1. DRAMs 内存单元分成由行和列组成的两维阵列DRAM的一个行称为内存页面，一旦打开行，您可以访问该行中多个顺序的或不同的列地址。这提高了内存访问速度，降低了内存时延，因为在访问同一个内存页面中的内存单元时，其不必把行地址重新发送给DRAM.结果，行地址是计算机的高阶地址位，列地址是低阶地址位。由于行地址和列地址在不同的时间发送，因此行地址和列地址复用到相同的DRAM 针脚上，以降低封装针脚数量、成本和尺寸。一般来说，行地址尺寸要大于列地址，因为使用的功率与列数有关。

DDR4设计概述以及分析仿真案例

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DRAM （动态随机访问存储器）对设计人员特别具有吸引力，因为它提供了广泛的性能，用于各种计算机和嵌入式系统的存储系统设计中。本文概括阐述了DRAM 的概念，及介绍了SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM、DDR5 SDRAM、LPDDR、GDDR。

DRAM

DRAM较其它内存类型的一个优势是它能够以IC（集成电路）上每个内存单元更少的电路实现。DRAM 的内存单元基于电容器上贮存的电荷。典型的DRAM 单元使用一个电容器及一个或三个FET（场效应晶体管）制成。典型的SRAM （静态随机访问内存）内存单元采取六个FET 器件，降低了相同尺寸时每个IC 的内存单元数量。与DRAM 相比，SRAM 使用起来更简便，接口更容易，数据访问时间更快。

DRAM核心结构由多个内存单元组成，这些内存单元分成由行和列组成的两维阵列（参见图1）。访问内存单元需要两步。先寻找某个行的地址，然后在选定行中寻找特定列的地址。换句话说，先在DRAM IC 内部读取整个行，然后列地址选择DRAM IC I/O（输入/ 输出）针脚要读取或要写入该行的哪一列。

DRAM读取具有破坏性，也就是说，在读操作中会破坏内存单元行中的数据。因此，必需在该行上的读或写操作结束时，把行数据写回到同一行中。这一操作称为预充电，是行上的最后一项操作。必须完成这一操作之后，才能访问新的行，这一操作称为关闭打开的行。

对计算机内存访问进行分析后表明，内存访问中最常用的类型是读取顺序的内存地址。这是合理的，因为读取计算机指令一般要比数据读取或写入更加常用。此外，大多数指令读取在内存中顺序进行，直到发生到指令分支或跳到子例程。

图1. DRAMs 内存单元分成由行和列组成的两维阵列

DRAM的一个行称为内存页面，一旦打开行，您可以访问该行中多个顺序的或不同的列地址。这提高了内存访问速度，降低了内存时延，因为在访问同一个内存页面中的内存单元时，其不必把行地址重新发送给DRAM.结果，行地址是计算机的高阶地址位，列地址是低阶地址位。由于行地址和列地址在不同的时间发送，因此行地址和列地址复用到相同的DRAM 针脚上，以降低封装针脚数量、成本和尺寸。一般来说，行地址尺寸要大于列地址，因为使用的功率与列数有关。 早期的RAM拥有控制信号，如RAS# （行地址选择低有效）和CAS# （列地址选择低有效），选择执行的行和列寻址操作。其它DRAM 控制信号包括用来选择写入或读取操作的WE# （写启动低有效）、用来选择DRAM的CS#（芯片选择低有效）及OE#

DDR4设计概述以及分析仿真案例 2

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DRAM

（动态随机访问存储器）对设计人员特别具有吸引力，因为它提供了广泛的性能，用于各种计算机和嵌入式系统的存储系统设计中。本文概括阐述了DRAM 的概念，及介绍了SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM、DDR5 SDRAM、LPDDR、GDDR。

DRAM

DRAM较其它内存类型的一个优势是它能够以IC（集成电路）上每个内存单元更少的电路实现。DRAM 的内存单元基于电容器上贮存的电荷。典型的DRAM 单元使用一个电容器及一个或三个FET（场效应晶体管）制成。典型的SRAM （静态随机访问内存）内存单元采取六个FET 器件，降低了相同尺寸时每个IC 的内存单元数量。与DRAM 相比，SRAM 使用起来更简便，接口更容易，数据访问时间更快。

DRAM核心结构由多个内存单元组成，这些内存单元分成由行和列组成的两维阵列（参见图1）。访问内存单元需要两步。先寻找某个行的地址，然后在选定行中寻找特定列的地址。换句话说，先在DRAM IC 内部读取整个行，然后列地址选择DRAM IC I/O（输入/ 输出）针脚要读取或要写入该行的哪一列。

DRAM读取具有破坏性，也就是说，在读操作中会破坏内存单元行中的数据。因此，必需在该行上的读或写操作结束时，把行数据写回到同一行中。这一操作称为预充电，是行上的最后一项操作。必须完成这一操作之后，才能访问新的行，这一操作称为关闭打开的行。 对计算机内存访问进行分析后表明，内存访问中最常用的类型是读取顺序的内存地址。这是合理的，因为读取计算机指令一般要比数据读取或写入更加常用。此外，大多数指令读取在内存中顺序进行，直到发生到指令分支或跳到子例程。

图1. DRAMs 内存单元分成由行和列组成的两维阵列

DRAM的一个行称为内存页面，一旦打开行，您可以访问该行中多个顺序的或不同的列地址。这提高了内存访问速度，降低了内存时延，因为在访问同一个内存页面中的内存单元时，其不必把行地址重新发送给DRAM.结果，行地址是计算机的高阶地址位，列地址是低阶地址位。由于行地址和列地址在不同的时间发送，因此行地址和列地址复用到相同的DRAM 针脚上，以降低封装针脚数量、成本和尺寸。一般来说，行地址尺寸要大于列地址，因为使用的功率与列数有关。 早期的RAM拥有控制信号，如RAS# （行地址选择低有效）和CAS#

高速板材实例

高速板材实例

高速板材选择实例

选择合适的板材主要有如下的考虑：

1)可制造性；

2)与产品匹配的各种性能（电气、稳定性等）；

3)材料的可及时获得性/time To Market；

4)成本因素/Cost；

5)法律法规的适用性等；

常用的高速板材有如下一些：

1)Rogers RO4003/RO3003/RO4350(PTFE)等

2)Tuc 862/872SLK/872SLK-SP/883/933等

3)Panasonic Megtron4/Megtron6等

4)Isola FR408HR等

5)Park-Nelco N4000-13,N4000-13EPSI等

6)ITEQ IT180、IT200等

当然还有很多其他的板材，在此就不一一举例了，每种材料都有各自的优缺点，由于篇幅有限也不在此讨论各种材料的优缺点了。上面的Tuc862严格意义上来说并不算高速板材，只是它的参数介于低损耗和普通损耗之间，而价格和普通损耗的材料差异不大，被很多主流公司用来作为降成本的一种方案。

如下是一个简单的板材选择案例，需满足以下的一些基本需求：

高速信号部分有12.5Gbps Interlaken信号、QPI、PCIE3和10.3125Gbps到光口信号；高速信号损耗要求：-0.8dB/inch@4GHz,-1.6dB/inch@8GHz；差分信号阻抗控制有85ohm、90ohm和100ohm(线宽、线间距固定)；4通道DDR4信号；小电压大电流的电源较多，其中0.9V电源最大电流80A；板厚小于2.8mm，6万多Pin的板需要在2个月内完成设计并制板且保证性能。

时间紧迫，第一步就是要先确定使用什么材料才能确定叠层，选择材料的第一原则当然是性价比及交期的考量。我们如果选择普通的板材，Dk/Df为4.2/0.022时仿真的损耗结果如下图所示。

图21

从图21可知用普通材料损耗已经超出了标准，需要用比普通损耗级别更低的中、低损耗材料才能满足要求了。 上面提到过Tu862中损耗材料，从损耗角度来看应该是可以满足要求，但还要看是否能满足阻抗要求，下面图22为阻抗计算的结果。