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第3章集成电路制造工艺(1)PPT课件

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《集成电路制造工艺与工程应用》第三章课件

《集成电路制造工艺与工程应用》第三章课件

LOD效应
对于利用STI作隔离的深亚微米CMOS工艺制程技术，STI沟槽中填充的是隔离介质氧化物，由于硅衬底和隔 离介质氧化物的热力膨胀系数不同，导致STI会产生压应力挤压邻近MOS的有源区，引起器件的电参数发生 变化，这种效应称为STI应力效应，也称LOD效应（Length of Diffusion effect）。LOD效应主要影响器件 的饱和电流（Idsat）和阈值电压（Vth）。
3.3V NMOS
3.3V PMOS
《集成电路制造工艺与工程应用》讲义 2018/09/28
p+
n+
n+
p+
p+
n+
PW
NW
P-sub
1.5V NMOS
1.5V PMOS
p+
n+
n+
p+
p+
PW
NW
P-sub
n+
2
《集成电路制造工艺与工程应用》讲义 2018/09/28
PN结隔离技术
PN结隔离技术，它是利用PN结反向偏置时呈高电阻性，来达到相互绝缘隔离的目的。 双极型工艺制程技术的流程。
否则会造成沟槽侧壁反型，从而造成器件的亚阈值漏电流过 大。 b) 第二个是白带效应，STI侧壁的热氧化也会引起轻微的白带 效应。 c) 第三个与STI的厚度有关，STI的氧化层高度必须比有源区高 ，因为在后续的离子注入工艺后去光刻胶步骤不断会有酸槽 ，会消耗一部分氧化物。
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《集成电路制造工艺与工程应用》讲义 2018/09/28
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《集成电路制造工艺与工程应用》讲义 2018/09/28
STI（浅沟槽）隔离技术

集成电路制造工艺(微电子)..

集成电路制造工艺(微电子)..
在低温条件下(小于300℃)淀积氮化硅 光刻7#版(钝化版) 刻蚀氮化硅，形成钝ቤተ መጻሕፍቲ ባይዱ图形
接触与互连
Al是目前集成电路工艺中最常用的金 属互连材料 但Al连线也存在一些比较严重的问题
电迁移严重、电阻率偏高、浅结穿透等
Cu连线工艺有望从根本上解决该问题
IBM、Motorola等已经开发成功
形成横向氧化物隔离区
去掉光刻胶，把硅片放入氧化炉氧化，形成 厚的场氧化层隔离区 去掉氮化硅层
形成基区
光刻3#版(基区版)，利用光刻胶将收集区遮挡 住，暴露出基区 基区离子注入硼
形成接触孔：
光刻4#版(基区接触孔版) 进行大剂量硼离子注入 刻蚀掉接触孔中的氧化层
形成发射区
合金 形成钝化层
测试、封装，完成集成电路的制造工艺
在低温条件下(小于300℃)淀积氮化硅 光刻钝化版 刻蚀氮化硅，形成钝化图形
CMOS集成电路一般采用(100)晶向的硅材料
双极集成电路 制造工艺
双极集成电路工艺
制作埋层
初始氧化，热生长厚度约为500～1000nm的氧化层 光刻1#版(埋层版)，利用反应离子刻蚀技术将光刻窗 口中的氧化层刻蚀掉，并去掉光刻胶 进行大剂量As+注入并退火，形成n+埋层
集成电路工艺小结
后工序
划片 封装 测试 老化 筛选
集成电路工艺小结
辅助工序
超净厂房技术 超纯水、高纯气体制备技术 光刻掩膜版制备技术 材料准备技术
作
业
设计制备NMOSFET的 工艺，并画出流程图
形成场隔离区
生长一层薄氧化层 淀积一层氮化硅 光刻场隔离区，非隔离 区被光刻胶保护起来 反应离子刻蚀氮化硅 场区离子注入 热生长厚的场氧化层 去掉氮化硅层

集成电路版图设计与验证课件

集成电路版图设计与验证课件

5 常用工艺之二：光刻
❖ 目的：按照集成电路的设计要求，在SiO2或 金属层上面刻蚀出与光刻掩膜版完全相对应 的几何图形，以实现选择性扩散或金属布线 的目的。
5 常用工艺之二：光刻
❖ 主要步骤 ❖ （1）在晶圆上涂一层光刻胶，并将掩膜版
放在其上。 ❖ （2）曝光。正胶感光部分易溶解，负胶则
相反。 ❖ （3）显影、刻蚀。 ❖ （4）去除光刻胶
3.3 工艺集成
❖ 1 制作流程 ❖ 2 无源器件 ❖ 3 双极集成电路制造流程 ❖ CMOS工艺
1 制作流程
1 制作流程
2 无源器件
❖ 1、电阻 ❖ （1）淀积：淀积电阻层，然后光刻刻蚀 ❖ （2）扩散或离子注入：在硅衬底上热生长的
氧化层上开出一个窗口，注入或扩散与衬底 类型相反的杂质。
电阻
❖ （3）掺杂工艺：包括扩散工艺和离子注入工 艺。
3 工艺流程
❖ 以上工艺重复、组合使用，就形成集成电路 的完整制造工艺。
❖ 光刻掩模版（mask）：版图完成后要交付给 代工厂，将版图图形转移到晶圆上，就需要 经过一个重要的中间环节——制版，即制造 一套分层的光刻掩膜版。
3 工艺流程
❖ 制版——光刻掩膜版就是讲电路版图的各个 层分别转移到一种涂有感光材料的优质玻璃 上，为将来再转移到晶圆做准备，这就是制 版。
❖ 每层版图都有相对应的掩膜版，并对应于不 同的工艺。
4 常用工艺之一：外延生长
❖ 半导体器件通常不是直接做在衬底上的， 而是先在沉底上生长一层外延层，然后将 器件做在外延层上。外延层可以与沉底同 一种材料，也可以不同。
❖ 在双极型集成电路中：可以解决原件间的 隔离；减小集电极串联电阻。
❖ 在CMOS集成电路中：可以有效避免闩锁 效应。

《集成电路制造工艺与工程应用》第一章课件

《集成电路制造工艺与工程应用》第一章课件

d) 功耗和散热成为限制芯片性能的瓶颈， 限制了NMOS工艺技术在超大规模集成电路的应用。（集成
度不断提高，每颗芯片可能含有上万门器件） 。
VDD
(a)NMOS反相器 (b)NMOS或非门 (c)NMOS与非门
VDD
VDD
输入
输出
A
B
VSS （a）
VSS
VSS
（b）
A 输出
B
输出
VSS
（c）
6
多晶硅栅工艺技术
NMOS和PMOS阈值电压的调节问题。
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《集成电路制造工艺与工程应用》讲义 2018/09/28
栅极金属硅化物和漏端轻掺杂结构工艺技术
随着MOS器件的特征尺寸缩小到亚微米阶段： 1. 多晶硅栅的缺点： 电阻率高，严重影响了MOS器件的高频特性。（厚度3KÅ的多晶硅的方块电阻高达
36ohm/sq。 ） 2. 金属硅化物（polycide）：
输出 PNP
p+
n+
Rp
n+
p+
p+
Rn P-sub
(a)
n+ NW Rp
输出 NPN
VSS (b)
输入
输出
Hale Waihona Puke VSS8SOS CMOS集成电路和硅CMOS集成电路
蓝宝石（Silicon-on-Sapphire SOS）是通过 外延生长技术把硅生长在蓝宝石上，SOS CMOS工艺集成电路被应用在人造卫星和导 弹等军事电子领域。
3. 20世纪60年代之前集成电路基本是双极型工艺集成电路，20世纪70年代NMOS和CMOS工艺集成电路 开始在逻辑运算领域逐步取代双极型工艺集成电路的统治地位。

集成电路基本工艺

集成电路基本工艺

图 3.10
2020/12/8
35
缩小投影曝光系统
2.投影式工作原理:
水银灯光源通过聚光镜投射在掩膜上。
掩膜比晶圆小，但比芯片大得多。在这个掩 膜中，含有一个芯片或几个芯片的图案，称 之为母版，即 reticle。
光束通过掩膜后，进入一个缩小的透镜组， 把 reticle 上的图案，缩小5~10倍，在晶圆上 成像。
光刻胶对大部分可见光灵敏，对黄光不灵敏，可在黄光下 操作。
晶圆再烘，将溶剂蒸发掉，准备曝光
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正性胶与负性胶光刻图形的形成
2020/12/8
27
涂光刻胶的方法(见下图)：
光刻胶通过过滤器滴入晶圆中央，被真空吸盘吸牢的晶 圆以2000 8000转/分钟的高速旋转，从而使光刻胶均匀
2020/12/8
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3.3.2 曝光方式
1. 接触式曝光方式中，把掩膜以0.05 0.3ATM 的压力压在涂光刻胶的晶圆上， 曝光光源的波长在0.4m左右。
图 3.7
2020/12/8
30
曝光系统(下图): 点光源产生的光经凹面镜反射 得发散光束，再经透镜变成平行光束，经45折
射后投射到工作台上。
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4. 电子束扫描法(E-Beam Scanning)
采用电子束对抗蚀剂进行曝光， 由于高速的电子具有较小的波长，分 辨率极高。先进的电子束扫描装置精 度50nm，这意味着电子束的步进距离 为50nm，轰击点的大小也为50nm。
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电子束光刻装置: LEICA EBPG5000+
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2. 图案发生器方法 (PG: Pattern Generator)

第3章工艺基础及版图的层

第3章工艺基础及版图的层

第三章 集成电路工艺基础及版图设计
（1）对P型硅片进行氧化， 生成较薄的一层Si3N4， 然后进行光 刻， 刻出有源区后进行场氧化。
（2） 进行氧化（栅氧化）， 在暴露的硅表面生成一层严格控制的 薄SiO2层。
（3） 淀积多晶硅， 刻蚀多晶硅以形成栅极及互连线图形。 （4） 将磷或砷离子注入， 多晶硅成为离子注入的掩膜（自对准），
称为多晶硅(见图 3 - 1)。 多晶硅从小的局部区域去看， 原 子结构排列整齐; 但从整体上看却并不整齐。
图3 - 1 多晶硅
第三章 集成电路工艺基础及版图设计
图 3 -2 是硅栅NMOS管的剖面结构， 多晶硅栅极 的下面是很薄的一层SiO2， 称为栅氧， 两边较厚的 SiO2层称为场氧化层， 主要起隔离作用。
第三章 集成电路工艺基础及版图设计
利用spice去确定器件尺寸
电路设计规范specs——设计的起点，电路的性能要求 根据采用的特定工艺的详细信息，电路设计规范定义 了基本器件尺寸。
SPICE——电路模拟软件，显示电路执行功能、电流大小、 频率响应、增益等等信息，通过软件，可以验证IC设 计方案，确定器件尺寸。
掩膜版5： 用来确定需要进行掺杂的N+区域， 由 图3 -4（e）可看出它实际上是P+掩膜版的负版， 即凡 不是P+的区域都进行N+掺杂， 包括NMOS管的栅区、 源区和漏区（实际上还应包括N型衬底的欧姆接触， 但图中并未画出）。 掺杂之后在硅片表面覆盖一层 SiO2。
掩膜版6： 确定接触孔， 将这些位置处的SiO2刻 蚀掉。
第三章 集成电路工艺基础及版图设计
3.3.4器件尺寸设计
栅和有源区的重叠确定了器件的尺寸，重叠区之外的区 域对器件的尺寸没有影响。

第3章集成电路制造工艺(1)

第3章集成电路制造工艺(1)

2019/8/13
10
集成电路设计原理
引言
9. 芯片工程与多项目晶圆计划
F&F(Fabless and Foundry)模式 工业发达国家通过组织无生产线IC设计的芯片
计划来促进集成电路设计的专业发展、人才培 养、技术研究和中小企业产品开发，而取得成 效。 这种芯片工程通常由大学或研究所作为龙头单 位负责人员培训、技术指导、版图汇总、组织 芯片的工艺实现，性能测试和封装。大学教师、 研究生、研究机构、中小企业作为工程受益群 体，自愿参加，并付一定费用。
2019/8/13
45
集成电路设计原理
1.2.3 局部氧化的作用 1. 提高场区阈值电压 2. 减缓表面台阶 3. 减小表面漏电流
N-阱
P-Sub
2019/8/13
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集成电路设计原理
1.2.4 硅栅自对准的作用 在硅栅形成后，利用硅栅的遮蔽作用
来形成MOS管的沟道区，使MOS管的沟道 尺寸更精确，寄生电容更小。
注：下次上课时需要交前一次课的作 业，做为平时成绩的一部分。不能代交！
2019/8/13
29
集成电路设计原理
§1.2 N阱硅栅CMOS 集成电路制造工艺
2019/8/13
30
集成电路设计原理
思考题
1.需要几块光刻掩膜版？各自的作用是什么？ 2.什么是局部氧化（LOCOS ) ？
（Local Oxidation of Silicon) 3.什么是硅栅自对准(Self Aligned )？ 4. N阱的作用是什么？ 5. NMOS和PMOS的源漏如何形成的？
N-阱
P-Sub
2019/8/13
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集成电路设计原理
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Hale Waihona Puke 08.11.20206
集成电路设计原理
引言
6. 代工工艺
代工（Foundry）厂家很多，如：
无锡上华（0.6/0.5 mCOS和4 mBiCMOS 工艺)
上海先进半导体公司(1 mCOS工艺) 首钢NEC(1.2/0.18 mCOS工艺) 上海华虹NEC(0.35 mCOS工艺) 上海中芯国际(8英寸晶圆0.25/0.18 mCOS
08.11.2020
8
集成电路设计原理
8.境外代工厂家一览表
08.11.2020
9
集成电路设计原理
引言
9. 芯片工程与多项目晶圆计划
F&F(Fabless and Foundry)模式 工业发达国家通过组织无生产线IC设计的芯片
计划来促进集成电路设计的专业发展、人才培 养、技术研究和中小企业产品开发，而取得成 效。 这种芯片工程通常由大学或研究所作为龙头单 位负责人员培训、技术指导、版图汇总、组织 芯片的工艺实现，性能测试和封装。大学教师、 研究生、研究机构、中小企业作为工程受益群 体，自愿参加，并付一定费用。
08.11.2020
10
集成电路设计原理
引言
9. 芯片工程与多项目晶圆计划
F&F(Fabless and Foundry)模式 工业发达国家通过组织无生产线IC设计的芯片
计划来促进集成电路设计的专业发展、人才培 养、技术研究和中小企业产品开发，而取得成 效。 这种芯片工程通常由大学或研究所作为龙头单 位负责人员培训、技术指导、版图汇总、组织 芯片的工艺实现，性能测试和封装。大学教师、 研究生、研究机构、中小企业作为工程受益群 体，自愿参加，并付一定费用。
08.11.2020
12
集成电路设计原理
代工单位与其他单位关系图
08.11.2020
13
集成电路设计原理
集成电路制造工艺分类 1. 双极型工艺（bipolar） 2. MOS工艺 3. BiMOS工艺
08.11.2020
14
集成电路设计原理
§1-1 双极集成电路典型的 PN结隔离工艺
08.11.2020
工艺)
08.11.2020
7
集成电路设计原理
引言
7. 在建、筹建半导体厂家
宏力 8英寸晶圆0.25/0.18 mCMOS工艺 华虹 NEC 8英寸晶圆0.25mCMOS工艺 台积电(TSMC) 在松江筹建 8英寸晶圆
0.18 mCMOS工艺 联华(UMC) 在苏州筹建 8英寸晶圆
0.18 mCMOS工艺等等。
08.11.2020
4
集成电路设计原理
引言
4. 电路设计和电路仿真
设计单位根据研究项目提出的技术指标，在自己 掌握的电路与系统知识的基础上，利用PDK提供 的工艺数据和CAD/EDA工具，进行电路设计、电 路仿真（或称模拟）和优化、版图设计、设计规 则检查DRC、参数提取和版图电路图对照LVS， 最终生成通常称之为GDS-Ⅱ格式的版图文件。再 通过因特网传送到代工单位。
代工方式已成为集成电路技术发展的一个 重要特征。
08.11.2020
3
集成电路设计原理
引言
3. PDK文件
首先，代工单位将经过前期开发确定的一套工艺 设计文件PDK（Pocess Design Kits)通过因特网 传送给设计单位。
PDK文件包括：工艺电路模拟用的器件的SPICE参 数，版图设计用的层次定义，设计规则，晶体管、 电阻、电容等元件和通孔（VIA）、焊盘等基本 结构的版图，与设计工具关联的设计规则检查 （DRC）、参数提取（EXT）和版图电路对照 （LVS）用的文件。
15
集成电路设计原理
思考题
1.需要几块光刻掩膜版(mask)? 2.每块掩膜版的作用是什么？ 3.器件之间是如何隔离的？ 4.器件的电极是如何引出的？ 5.埋层的作用？
08.11.2020
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集成电路设计原理
双极集成电路的基本制造工艺，可 以粗略的分为两类：一类为在元器件间 要做隔离区。隔离的方法有多种，如PN 结隔离，全介质隔离及PN结-介质混合隔 离等。另一类为器件间的自然隔离。
无生产线（Fabless）集成电路设计公司。 如美国有200多家、台湾有100多家这样的 设计公司。
08.11.2020
2
集成电路设计原理
引言
2. 代客户加工（代工）方式
芯片设计单位和工艺制造单位的分离，即 芯片设计单位可以不拥有生产线而存在和 发展，而芯片制造单位致力于工艺实现， 即代客户加工（简称代工）方式。
08.11.2020
11
集成电路设计原理
引言
9. 芯片工程与多项目晶圆计划
多项目晶圆MPW（multi-project wafer)技术服 务是一种国际科研和大学计划的流行方式。
MPW技术把几到几十种工艺上兼容的芯片拼装 到一个宏芯片（Macro-Chip）上然后以步进的 方式排列到一到多个晶圆上，制版和硅片加工 费用由几十种芯片分担，极大地降低芯片研制 成本，在一个晶圆上可以通过变换版图数据交 替布置多种宏芯片。
本节介绍PN结隔离工艺。
08.11.2020
17
集成电路设计原理
1.1.1 工艺流程 衬底准备（P型）氧化 光刻n+埋层区
n+埋层区注入 清洁表面
P-Sub
08.11.2020
18
集成电路设计原理
1.1.1 工艺流程（续1） 生长n-外延 隔离氧化 光刻p+隔离区
集成电路设计原理
第一章 集成电路制造工艺
集成电路（Integrated Circuit） 制造工艺是集成电路实现的手段， 也是集成电路设计的基础。
08.11.2020
1
集成电路设计原理
引言
1.无生产线集成电路设计技术
随着集成电路发展的过程，其发展的总趋 势是革新工艺、提高集成度和速度。
设计工作由有生产线集成电路设计到无生 产线集成电路设计的发展过程。
08.11.2020
5
集成电路设计原理
引言
5. 掩模与流片
代工单位根据设计单位提供的GDS-Ⅱ格式的版图 数据，首先制作掩模（Mask），将版图数据定义 的图形固化到铬板等材料的一套掩模上。
一张掩模一方面对应于版图设计中的一层的图形， 另一方面对应于芯片制作中的一道或多道工艺。
在一张张掩模的参与下，工艺工程师完成芯片的 流水式加工，将版图数据定义的图形最终有序的 固化到芯片上。这一过程通常简称为“流片”。