基于EDA技术的电子秒表设计与实现

机械电子工程系EDA实验报告专业班级 07级电信一班学号实验名称秒表设计学生姓名2010年12月秒表设计一、实验说明：秒表的逻辑结构较简单，它主要由显示译码器、分频器、十进制计数器、报警器和6进制计数器组成。

在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。

秒有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便与同显示译码器的连接。

当计时达60分钟后，蜂鸣器鸣响10声二、结构组成：四个10进制计数器：用来分别对百分之一秒、十分之一秒、秒和分进行计数；两个6进制计数器：用来分别对十秒和十分进行计数；分频率器：用来产生100HZ计时脉冲；显示译码器：完成对显示的控制。

三、硬件要求：1．主芯片Cyclone。

2．6位八段扫描共阴级数码显示管。

3.二个按键开关（归零，启动）。

四、实验内容及步骤：1.根据电路持点，可在教师指导下用层次设计概念。

将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。

让几个学生分做和调试其中之一，然后再将各模块合起来联试。

以培养学生之间的合作精神，同时加深层次化设计概念。

2.了解软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合。

3.适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，让学生有更深一步了解。

熟悉了CPLD设计的调试过程中手段的多样化。

4.按适配划分后的管脚定位，同相关功能块硬件电路接口连线。

5．所有模块全用VHDL语言描述。

6.内部结构图如图50-1所示。

五、实验连线：输入接口：1．代表归零，启动信号RESET, START的管脚分别连接按键开关。

2．蜂鸣器鸣响信号SPEAKER接蜂鸣器的输入。

3．代表计数时钟信号CLK的管脚同2. 5MHz时钟源相连。

基于EDA的数字秒表课程设计一、课程目标知识目标：1. 学生能理解EDA（电子设计自动化）的基本概念，掌握数字秒表的基本原理；2. 学生能描述数字秒表的电路结构，了解各个部分的功能和相互关系；3. 学生能掌握数字秒表设计中所涉及的数字逻辑，如计时、清零、启动/停止等功能的实现。

技能目标：1. 学生能够运用所学知识，使用EDA工具进行数字秒表的电路设计和仿真；2. 学生能够分析并解决数字秒表设计过程中遇到的问题，提高实际操作能力；3. 学生能够通过小组合作，完成数字秒表的调试与优化，提高团队协作能力。

情感态度价值观目标：1. 学生通过本课程的学习，培养对电子设计的兴趣和热情，提高探究精神；2. 学生能够认识到科技发展对日常生活的影响，增强社会责任感和创新意识；3. 学生在小组合作中学会尊重他人意见，培养良好的沟通能力和团队精神。

分析课程性质、学生特点和教学要求，本课程目标将分解为以下具体学习成果：1. 学生能够独立完成数字秒表的电路设计和仿真；2. 学生能够通过小组合作，完成数字秒表的调试与优化，并撰写实验报告；3. 学生能够对课程中所学知识进行总结，以口头或书面的形式进行分享。

二、教学内容本课程教学内容依据课程目标，紧密结合教材，制定以下详细教学大纲：1. 数字电路基础知识回顾- 复习数字逻辑基础，强调触发器、计数器等基本组件的工作原理。

2. EDA工具介绍- 介绍EDA软件的使用方法，如Multisim、Proteus等。

3. 数字秒表的原理与设计- 讲解数字秒表的电路结构，分析各部分功能；- 引导学生理解秒表的计时原理，探讨如何实现启动、停止、清零等功能。

4. 电路设计与仿真- 指导学生使用EDA工具进行数字秒表的电路设计；- 教学过程中，针对设计过程中可能遇到的问题进行讲解和指导。

5. 小组合作调试与优化- 学生分组进行电路调试，优化设计；- 引导学生学会分析问题、解决问题，提高实际操作能力。

EDA原理及应用实验报告题目：多功能数字秒表专业：电子信息工程班级：姓名：学号：一、设计题目：多功能数字秒表二、设计目标：1.精确到1/100秒2.留个数码管显示范围0.01——59.59.99S3.有复位端，使能端4.当时间到达设置的时间时，蜂鸣器报警，按下按键可消除声音，但继续计时。

三、设计原理：（含系统总的原理图）由三个分频器模块，六个计数器模块，一个扫描数码管模块，和一个蜂鸣器报警模块连接而成。

四、设计内容：（含状态转换图、软件流程图、说明文字等，每单独模块的图标和VHDL程序；最后为总体程序框图）（1）分频器模块1LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF ISPORT(CLK:IN STD_LOGIC;--D:IN STD_LOGIC_VECTOR(3 DOWNTO 0);FOUT:OUT STD_LOGIC);END;ARCHITECTURE one OF DVF ISSIGNAL FULL:STD_LOGIC;BEGINP_REG:PROCESS(CLK)V ARIABLE CNT8:INTEGER RANGE 48000000 DOWNTO 0; BEGINIF CLK'EVENT AND CLK='1' THENIF CNT8=240000 THENCNT8:=0;FULL<='1';ELSE CNT8:=CNT8+1;FULL<='0';END IF;END IF;END PROCESS P_REG;P_DIV:PROCESS(FULL)V ARIABLE CNT2:STD_LOGIC;BEGINIF FULL'EVENT AND FULL='1' THENCNT2:=NOT CNT2;IF CNT2='1' THEN FOUT<='1';ELSE FOUT<='0';END IF;END IF;END PROCESS P_DIV;END;RTL状态图说明：采用的是48M时钟输入，作为0.01S最低位的时钟信号。

EDA数字秒表的设计第一篇：EDA数字秒表的设计设计报告——数字秒表的设计EDA 一设计目的1.根据设计要求，完成对数字秒表的设计。

2.进一步加强对QuartusⅡ的应用和对Verilog HDL语言的使用。

二设计内容和要求1.计时精度应大于1/100S，计时器能显示1/100S的时间，提供给计时器内部定时的时钟频率应大于100Hz，这里选用KHz。

2.计时器的最大计时时间为1小时，为此需要6位的显示器，显示的最长时间为59分59.99秒。

3.设置有复位和起/停开关，复位开关用来使计数器清零，做好计时准备。

起停开关的使用方法与传统的机械式计数器相同，即按一下，启动计时器开始计时，再按一下计时终止。

三系统设计方案自顶向下的设计自顶向下的设计方法是数字系统设计中最常用的设计方法.也是基于芯片的系统设计的主要方法。

自顶向下的设计方法利用功能分割手段将设计由上到下进行层次话和模块化，及分层次、分模块进行设计和仿真。

功能分割时，将系统功能分解为功能块，功能块再分解为逻辑块，逻辑块再分解为更少的逻辑块和电路。

如此分割，逐步的将系统细化，将功能逐步的具体化，模块化。

高层次设计进行功能和接口描述，说明模块的功能和接口，模块功能的更详细描述在下一设计层次说明，最底层的设计才涉及具体寄存器和逻辑门电路等实现方式的描述。

四模块设计1.分频模块将输入1KHZ的系统时钟经过十分频分为100HZ的单位时钟。

编程原理跟计数器原理相似。

2.定时模块采用2个60进制、1个100进制的BCD码全加器作为定时器，分为分，秒，百分秒，输入时钟信号为分频器输出信号100HZ时钟，外界两个拨码开关作为清零按钮和暂停按钮。

3.位选发生器：根据显示的数据位和人眼暂留效应，设计显示分为分、秒、百分秒位，每位需要2个数码管进行显示，因此变化频率至少为300HZ，为了方便则采用1KHZ，循环码则从000循环到101。

4.多路选择器根据位选信号，输出对应位显示的数据。

EDA实验报告数字秒表的设计指导老师：谭会生班级：电技1503学号：：博交通工程学院2017.10.28实验二数字秒表电路的设计一、实验目的1.学习Quartus Ⅱ软件的使用方法。

2.学习GW48系列或其他EDA实验开发系统的基本使用方法。

3.学习VHDL程序的基本结构和基本语句的使用。

二、实验容设计并调试一个计时围为0.01s~1h的数字秒表，并用GW48系列或其他EDA实验开发系统进行硬件验证。

三、实验要求1.画出系统的原理框图，说明系统中各主要组成部分的功能。

2.编写各个VHDL源程序。

3.根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。

4.根据选用的EDA实验开发装置偏好用于硬件验证的管脚锁定表格或文件。

5.记录系统仿真，逻辑综合及硬件验证结果。

6.记录实验过程中出现的问题及解决方法。

四、实验条件1.开发软件：Quartus Ⅱ13.0.2.实验设备：GW48系列EDA实验开发系统。

3.拟用芯片：EP3C55F484C7五、实验设计1.设计思路要设计一个计时为0.01S~1h的数字秒表，首先要有一个比较精确的计时基准信号，这里是周期为1/100s的计时脉冲。

其次，除了对每一个计数器需要设置清零信号输入外，还需为六个技术器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起、停控制开关。

因此数字秒表可由一个分频器、四个十进制计数器以及两个六进制记数器组成，如图1所示。

系统原理框图2.VHDL程序（1）3MHz→100Hz分频器的源程序CLKGEN.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CLKGEN ISPORT(CLK: IN STD_LOGIC; --3MHZ信号输入NEWCLK: OUT STD_LOGIC); --100HZ计时时钟信号输出END ENTITY CLKGEN;ARCHITECTURE ART OF CLKGEN ISSIGNAL CNTER: INTEGER RANGE 0 TO 10#239999#; --十进制计数预置数BEGINPROCESS(CLK) ISBEGINIF CLK' EVENT AND CLK='1'THENIF CNTER=10#239999#THEN CNTER<=0; --3MHZ信号变为100MHZ，计数常熟为30000ELSE CNTER<=CNTER+1;END IF;END IF;END PROCESS;PROCESS(CNTER) IS --计数溢出信号控制BEGINIF CNTER=10#239999#THEN NEWCLK<='1';ELSE NEWCLK<='0';END IF;END PROCESS;END ARCHITECTURE ART;六进制计数器的源程序CNT6.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 ISPORT(CLK: IN STD_LOGIC;CLR: IN STD_LOGIC;ENA: IN STD_LOGIC;CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO: OUT STD_LOGIC);END ENTITY CNT6;ARCHITECTURE ART OF CNT6 ISSIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,CLR,ENA) ISBEGINIF CLR='1'THEN CQI<="0000";ELSIF CLK'EVENT AND CLK='1'THENIF ENA='1'THENIF CQI="0101" THEN CQI<="0000";ELSE CQI<=CQI+'1';END IF;END IF;END IF;END PROCESS;PROCESS(CQI) ISBEGINIF CQI="0000" THEN CO<='1';ELSE CO<='0';END IF;END PROCESS;CQ<=CQI;END ARCHITECTURE ART;十进制计数器的源程序CNT10.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK:IN STD_LOGIC;CLR:IN STD_LOGIC;ENA: IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO: OUT STD_LOGIC );END ENTITY CNT10;ARCHITECTURE ART OF CNT10 ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS(CLK,CLR,ENA) ISBEGINIF CLR='1' THEN CQI<="0000";ELSIF CLK'EVENT AND CLK='1' THENIF ENA='1' THENIF CQI="1001" THEN CQI<="0000";ELSE CQI<=CQI+'1';END IF;END IF;END IF;END PROCESS;PROCESS(CQI) ISBEGINIF CLK'EVENT AND CLK='1' THENIF CQI<"1001" THEN CO<='0';ELSE CO<='1';END IF;END IF;END PROCESS;CQ<=CQI;END ARCHITECTURE ART;数字秒表的源程序TIMES.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TIMES ISPORT(CLR: IN STD_LOGIC;CLK: IN STD_LOGIC;CLK2: IN STD_LOGIC;ENA: IN STD_LOGIC;COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY TIMES;ARCHITECTURE ART OF TIMES ISCOMPONENT CLKGEN ISPORT(CLK: IN STD_LOGIC;NEWCLK: OUT STD_LOGIC);END COMPONENT CLKGEN;COMPONENT CNT10 ISPORT(CLK, CLR, ENA: IN STD_LOGIC;CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO: OUT STD_LOGIC);END COMPONENT CNT10;COMPONENT CNT6 ISPORT(CLK, CLR, ENA: IN STD_LOGIC;CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO: OUT STD_LOGIC);END COMPONENT CNT6;COMPONENT CTRLS IS --元件定义语句PORT(CLK: IN STD_LOGIC; --端口说明语句（端口名：端口模式数据类型）SEL: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END COMPONENT CTRLS;COMPONENT DISPLAY IS --元件定义语句PORT(SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0);DATAIN: IN STD_LOGIC_VECTOR(23 DOWNTO 0);COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END COMPONENT DISPLAY;SIGNAL S0: STD_LOGIC;SIGNAL S1, S2, S3, S4, S5: STD_LOGIC;SIGNAL SEL: STD_LOGIC_VECTOR(2 DOWNTO 0); --定义1个标准位矢量的位矢量信号SEL,含有3个元素SIGNAL DOUT:STD_LOGIC_VECTOR(23 DOWNTO 0); --定义1个标准位矢量的位矢量信号DOUT，有24个数组元素BEGINU0: CLKGEN PORT MAP(CLK=>CLK, NEWCLK=>S0); --名字关联U1: CNT10 PORT MAP(S0, CLR, ENA, DOUT(3 DOWNTO 0), S1);U2: CNT10 PORT MAP(S1, CLR, ENA, DOUT(7 downto 4), S2); --位置关联U3: CNT10 PORT MAP(S2, CLR, ENA, DOUT(11 DOWNTO 8), S3);U4: CNT6 PORT MAP(S3, CLR, ENA, DOUT(15 DOWNTO 12), S4);U5: CNT10 PORT MAP(S4, CLR, ENA, DOUT(19 DOWNTO 16), S5);U6: CNT6 PORT MAP(S5, CLR, ENA, DOUT(23 DOWNTO 20));U7: CTRLS PORT MAP(CLK2,SEL);U8: DISPLAY PORT MAP(SEL(2 DOWNTO 0),DOUT(23 DOWNTO 0),COM(7 DOWNTO 0),SEG(7 DOWNTO 0)); --位置关联方式END ARCHITECTURE ART;六、实验结果及总结（1）仿真波形本设计包括两个层次，先进行底层的分频器CLKGEN、十进制计数器CNT10和六进制计数器CNT6的仿真，再进行顶层TIMES的仿真。

实验三秒表的设计一、实验目的：1、熟练利用VHDL语言进行数字系统设计；2、掌握数字系统的设计方法——自顶向下的设计思想；3、掌握计数器的设计与使用；4、根据秒表的功能要求设计一个秒表；二、实验设备：PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干三、实验要求：1、有秒、分计数，数码扫描显示输出；2、有清零端和计数使能端；3、在功能允许的情况下，可自由发挥；四、实验原理：1、功能描述：秒表是一种计时的工具，有着很广泛的用途。

本实验中的秒表要求有两个功能按钮：一个是计数和停止计数按钮，当第一次按下此按钮时，秒表开始计数，再一次按下时，秒表停止计数，并显示所计的数字；另一个是清零按钮，当按下此按钮时，秒表清零。

在数码管上采用扫描显示输出。

2、基本原理：本实验中用到的主要元件有计数器、控制逻辑、数据选择器和译码器等。

秒、分都是60 进制计数，所以必须采用两个60 进制的计数器（或6 进制计数器与10 进制计数器的组合）；控制逻辑主要是用来实现计数和清零。

基本方框图如下：注意：计数器必须有进位输出、计数使能端和清零端。

3、自顶向下的设计方法：自顶向下的设计方法是数字系统设计中最常用的设计方法，也是基于芯片的系统设计的主要方法。

它的基本原理框图如下：自顶向下的设计方法利用功能分割手段将设计由上到下进行层次化和模块化，即分层次、分模块进行设计和仿真。

功能分割时，将系统功能分解为功能块，功能块再分解为逻辑块，逻辑块再分解为更少的逻辑块和电路。

如此分割，逐步的将系统细化，将功能逐步具体化，模块化。

高层次设计进行功能和接口描述，说明模块的功能和接口，模块功能的更详细描述在下一设计层次说明，最底层的设计才涉及具体寄存器和逻辑门电路等实现方式的描述。

（注意：这里所说的模块可能是芯片或电路板。

）五、实验步骤：1、采用自顶向下的设计方法，首先将系统分块；2、设计元件，即逻辑块；3、一级一级向上进行元件例化（本实验只需例化一次即可），设计顶层文件。

实验一 数字式秒表设计一、设计任务与技术指标试设计并制作一个用七段数码管显示的秒表，并具有如下指标：1. 设计一个用七段数码管显示的秒表，它有“分”、“秒”、“百分之一秒” 十进制显示，如图1所示：图1 秒表表盘示意图2. 开机显示00.00.00，最大显示23.59.99; 3. 能够准确地计时并正确显示时间，计时精度 0.01秒；4. 用户可以随时开始计时，也可随时结束计时。

二、设计原理该系统由时钟信号发生器、分频电路、计时电路、译码显示电路等模块组成。

其总体框图如图2所示：图2 系统总体框图1.时钟信号发生器使用GW48系统主板上的“CL0CK0”时钟频率来实现（信号频率范围：0.5Hz ～50MHz ，建议选用1.5MHz 信号源）。

2.分频电路的设计设输入频率为1.5MHz 的脉冲信号，要求得到100Hz 的脉冲信号，那么分频系数的计算公式如下：分频系数＝分频后的频率分频前的频率3.计时电路在数字电路中，计时电路一般是用计数器来实现的，例如时间的“秒”与“分”就是一个60进制的问题。

60进制计数器外部端口图如图3所示：occlky[5…0]图3 计数器外部端口图时钟信号 发 生 器 分频 电路 计时 电路 数码管显示驱动电路计数器其中，oc是计数器进位输出端。

y[5…0]为本位输出端。

三、设计平台及可选器件GW48-CK EDA实验板开发系统、EP1K30、共阴极七段数码管、发光二极管、按键开关、电阻、电容等。

选用平台的模式：No.7四、设计要求1.编制VHDL程序，并在QuartusII环境下编译通过；2.对源程序进行逻辑仿真，仿真结果正确；3.将编译后的程序下载至目标器件，进行硬件测试，硬件测试结果正确；4.各块采用文本编辑的方式生成元件图形，在直接利用元件图形编辑秒表。

五、设计报告要求1.简单叙述设计过程（包括原理、方案）；2.画出完整的顶层文件原理图；3.给出完整的程序设计文档；4.说明调试方法与调试过程；。

EDA课程设计报告——基于VHDL语言的秒表设计课程名称：EDA技术院系：地球物理及信息工程学院专业班级：电子信息工程08级2班学生姓名：学号：指导老师：完成时间：2011年5月18日秒表设计一. 设计要求利用EDA实验箱，通过VHDL语言进行编程，设计一个简单的秒表，并用EDA实验箱进行实现，具体设计要求如下：（1）有使能、暂停、继续、秒表计数功能；（2）带有异步复位功能；（3）显示分、秒信息，若需要，显示秒表信息。

二. 设计的作用、目的在本次设计中，可以简单的了解EDA技术的应用以及VHDL语言编写的方法。

通过设计一个秒表，可以掌握用VHDL设计多位加法计数器的方法，尤其是调整时钟使得每过一秒就改变一个数，达到设计的要求。

三. 设计的具体实现1.系统概述本次系统设计主要分三个部分，一是通过VHDL语言设计一个八位的加法计数器，来实现秒表的计时功能；二是通过调整时钟使秒表计数为每秒改变一个数；三是加入一些控制按键，实现使能、暂停、继续等功能。

2.程序具体设计秒表显示共有6位，两位显示分，两位显示秒，十分秒和百分秒各一位。

设计时使用一个计数器，随着时钟上升沿的到来循环计数，每计数一次，百分秒位加一，通过百分秒位满十进位来控制十分位的计数，十分位满十进位，依次类推，实现秒表计数。

为实现秒位的计时精确，百秒位必须以0.01秒的时间间隔计数，即时钟的频率是100Hz。

为此，本设计采用3MHz的时钟频率通过分频得到100Hz的时钟频率，再送给控制时钟以得到比较精确的CLK信号。

具体程序设计见附录。

引脚定义如下：其中，时钟信号CLK为3MHz的时钟频率，分频后得到的时钟为CLK2，输出引脚CLK2和输入引脚CLK2在外部相连，实现将分频后的时钟送入。

3．调试应用MAX+plus II软件编译调试实验控制程序, 仿真运行结果如下：（1）给时钟后，实现开始功能：开始键按下（STA=‘1’）后，秒表计数开始。

（2）给时钟后，实现暂停功能：从上图可以看出暂停键按下后（POS=‘1’），输出（CQ）保持不变,直到暂停键再次按下（POS=‘0’），输出才继续计数，从而实现了暂停的功能。

eda电子秒表的课程设计一、课程目标知识目标：1. 学生能够理解电子秒表的基本原理，掌握EDA技术中电子秒表的设计流程。

2. 学生能够描述电子秒表的各个模块功能，如计时器、触发器、显示等。

3. 学生了解数字电路的基础知识，并掌握基础的编程思想。

技能目标：1. 学生能够运用所学知识，设计并实现一个简单的电子秒表，具备计时、停止、清零等功能。

2. 学生能够通过实验操作，培养动手实践能力，提高问题解决能力。

3. 学生能够运用团队协作，进行项目设计与实施，提高沟通与协作能力。

情感态度价值观目标：1. 学生培养对电子技术和编程的兴趣，激发学习热情，形成积极的学习态度。

2. 学生通过实践操作，培养创新思维和探究精神，提高自信心。

3. 学生在团队协作中，学会尊重他人，培养集体荣誉感和社会责任感。

课程性质：本课程为实践性强的课程，结合电子技术、数字电路和编程知识，培养学生的实际操作能力和团队协作精神。

学生特点：学生为初中生，具备一定的电子知识和编程基础，对实践操作感兴趣，喜欢探索新事物。

教学要求：课程要求教师引导学生主动参与，注重实践操作和团队协作，强调知识与技能的融合，培养学生解决问题的能力。

通过本课程的学习，学生能够达到上述课程目标，实现知识、技能和情感态度价值观的全面发展。

二、教学内容本课程教学内容主要包括以下几部分：1. 电子秒表原理介绍：讲解电子秒表的基本工作原理，包括计时器、触发器、显示等模块的功能和相互关系。

2. 数字电路基础知识：复习与电子秒表相关的数字电路知识，如门电路、触发器、计数器等。

3. EDA技术：介绍EDA技术的基本概念，学习如何利用EDA软件（如Multisim、Protel等）进行电子秒表的设计与仿真。

4. 编程知识：学习与电子秒表相关的编程语言和编程思想，如C语言、汇编语言等。

5. 实践操作：分组进行电子秒表的设计与制作，包括电路图绘制、程序编写、电路板焊接、调试与测试等。

教学内容安排如下：第一课时：电子秒表原理介绍，数字电路基础知识复习。

目录1.【摘要】 (6)2.【实验目的】 (6)3.【实验原理】 (6)3.1秒表功能 (6)3.2秒表设计结构 (7)3.3秒表设计思路 (7)3.4系统组成框图 (7)4.【实验步骤与容】 (8)4.1六进制计数器 (8)4.2 十进制计数器 (8)4.3蜂鸣器控制电路 (9)4.4 Pins/引脚绑定 (10)4.5顶层文件设计 (10)5.【实验箱操作效果】 (11)6.【实验心得和体会】 (13)7.【参考文献】 (14)附录 (14)课程设计实验题目：电子秒表的设计1.【摘要】电子秒表是生活家都很熟悉的事物，在EDA设计中也是一个不错的选题。

设计首先需要考虑秒表的整体构成，主要由分频器与计数器组成。

通过计数器进位端相联系。

设计好顶层原理图后，需要用VHDL语言对各个模块进行行为描述，完成对各模块的设计。

这应该属于自定向下，模块化的设计方法。

2.【实验目的】完成具有多计数功能的秒表，并可将结果逐一显示在7段数码管上，具体要求如下：（1）输入时钟10khz，采用Altera EP1T3C144C8 FPGA；（2）异步、同步复位，计时精度1ms，最大计时240秒；（3）至少对6个目标计时，并可显示于7段数码管，秒表的显示围是00:00:00-59:59:99；（4）可清零与复位；3.【实验原理】3.1秒表功能秒表的显示围是00:00:00-59:59:99，显示精度为1ms，可控的启动功能（通过计数器的cin端口来控制计数器的启动，也即控制数字秒表的启动）及数字秒表清零功能（通过控制计数器清零端来实现，当清零端为高电平时，计数器清零，也即数字秒表清零，否则秒表正常计数），清零时蜂鸣器报警。

3.2秒表设计结构秒表的物理结构比较简单，它主要由十进制计数器、六进制计数器、数据选择器、显示译码器蜂鸣器等组成。

此外，秒表还需有一个启动信号、清零信号及报时信号，以便实现对秒表的控制和有效应用（启动和清零信号及报时信号由使用者给出，设计时主要任务是将此外界信号的功能准确的通过数字秒表体现出来，也即，当使用者给出启动信号时数字秒表能够正常启动，上面已经给出，启动和清零的功能是通过将此信号送给计数器来实现的）。