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Verilog第7章

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Verilog-HDL与CPLD/FPGA设计应用讲座 李媛媛 常晓明 [04.2.19] 第 7 讲 用Verilog-HDL做CPLD设计 组合逻辑电路的实现 7.1 与非门的实现 7.2 2-1数据选择器的实现 7.3 2位二进制编码器的实现 7.4 1位数据比较器的实现

本讲中，我们通过由浅入深的实例来介绍组合逻辑电路在目标板上是如何实现的。

7.1 与非门的实现［To top］

首先，来实现一个用两个开关控制一个灯的设计。期望达到的目的如表1所示。

表1 两个开关控制一个灯的真值表

分析表1可以得到下述结论：如果两个开关S1和S2中，任意有一个为低电平，灯都不亮；只有当两个开关S1和

S2同时为高电平时，灯才亮。因此，我们考虑采用与非门来实现设计。图1示出了符合表1的逻辑功能框图。

图1 与非门设计的逻辑功能框图

其中，S1_1和S1_2表示开关，对应表1中的S1和S2，打开时为高电平，闭合时为低电平，作为输入；LED0表示发

光二级管，对应表1中的LED，作为输出；33、34和44为上述变量对应芯片XC9536的引脚；33和34旁边的三角形表示

上拉电阻（下文同）。虚线框中的部分是CPLD设计，实现与非门的功能。

根据图1，可以对该电路进行Verilog-HDL描述。

/* 与非门的Verilog-HDL描述*/

module S2_D1 ( S1_1, S1_2, LED0 ); // 模块名及端口定义，范围至endmodule

input S1_1, S1_2; // 输入端口定义，S1_1和S1_2分别对应XC9536的第34和33脚

output LED0; // 输出端口定义，对应XC9536的第44脚

nand U1 ( LED0, S1_1, S1_2 ); // 门级描述语句，实现与非门的功能

endmodule // 模块结束

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2007-7-4http://www.xiaoming-lab.com/06%20apply/06-08-007-VerilogTech/06-08-007-VerilogTech07.htm

把以上与非门的Verilog-HDL描述，用Webpack Project Navigator软件，生成目标文件，并通过下载电缆写入

芯片XC9536中。然后，将芯片插到目标板上，即可实现用两个开关通过与非门控制一个灯的功能。图2示出了下载过

程中出现的引脚配置画面。

图2 两个开关通过与非门控制一个灯的引脚配置画面

7.2 2-1数据选择器的实现［To top］

在第五讲中，已经详细地介绍过2-1数据选择器的Verilog-HDL描述方法，并且对其进行了仿真。这里，我们来

看一下它是如何在目标板上实现的。

2-1数据选择器的真值表如表2所示。

表2 2-1数据选择器的真值表

由表2可以得到下述结论：当SEL=0时，F=A；当SEL=1时，F=B。因此，我们考虑采用如图3所示的逻辑功能框图

来实现。

图3 2-1数据选择器的逻辑功能框图 其中，S1_1、S1_2和S1_3表示开关，对应表2中的A、B和SEL，打开时为高电平，闭合时为低电平，作为2-1数据

选择器的输入；LED0表示发光二级管，对应表2中的F，作为其输出。29、33、34和44是上述变量对应芯片XC9536的 

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引脚。虚线框中的部分是CPLD设计，实现2-1数据选择器的功能。

根据图3，对该电路进行Verilog-HDL描述。

/* 2-1数据选择器的Verilog-HDL描述*/

module SEL (S1_1, S1_2, S1_3, LED0 ); // 模块名及端口定义，范围至endmodule

input S1_1, S1_2, S1_3; // 输入端口定义，S1_1、S1_2和S1_3分别对应XC9536的第34、33和29脚

output LED0; // 输出端口定义，对应第44脚

assign LED0= ( S1_3 ==0 ) ? S1_1 : S1_2;

// 条件表达式，实现2-1数据选择器的功能。

// 如果S1_3 =0，则LED0= S1_1；否则，LED0= S1_2

endmodule // 模块结束

把以上2-1数据选择器的Verilog-HDL描述，用Webpack Project Navigator软件，生成目标文件，并通过下载电

缆写入芯片XC9536中。然后，将芯片放到目标板上，即可实现2-1数据选择器。图4示出了下载过程中出现的引脚配

置画面。

图4 2-1数据选择器的引脚配置画面

7.3 2位二进制编码器的实现［To top］ 同样，在第五讲中，也已经详细地介绍了2位二进制编码器的Verilog-HDL描述方法，并且对其进行了仿真。这

里，也来看一下它是如何在目标板上实现的。

2位二进制编码器的真值表如表3所示。

表3 2位二进制编码器的真值表

分析表3可以得到下述结论：4个输入IN0-IN3在同一时刻只有一个为高电平，而输出Y0-Y1根据不同的状态分别

进行编码。因此，可以采用如图5所示的逻辑功能框图来实现。

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图5 2位二进制编码器的逻辑功能框图

其中，S1_1、S1_2、S1_3和S1_4表示开关，对应表3中的IN0、IN1、IN2、IN3，打开时为高电平，闭合时为低电

平，作为2位二进制编码器的输入；LED0和LED1表示发光二级管，对应表3中的Y0和Y1，作为其输出。28、29、33、

34、43和44是上述变量对应芯片XC9536的引脚。虚线框中的部分是CPLD设计，实现2位二进制编码器的功能。

根据图5，可以对该电路进行Verilog-HDL描述。

/* 2位二进制编码器的Verilog-HDL描述*/

/* Data Definision */ // 数据定义

`define SW_IN0 4'b0001 // 编译时，将SW_IN0转换为4bit的二进制数0001

`define SW_IN1 4'b0010 // 编译时，将SW_IN1转换为4bit的二进制数0010

`define SW_IN2 4'b0100 // 编译时，将SW_IN2转换为4bit的二进制数0100

`define SW_IN3 4'b1000 // 编译时，将SW_IN3转换为4bit的二进制数1000

/* ENCORDER */ // 主模块

module ENC ( S1, LED ); // 模块名及参数定义，范围至endmodule

input [3:0] S1; // 输入端口定义，S1[0]-S1[3]分别对应第34、33、29和28脚

output [1:0] LED; // 输出端口定义，LED[0]-LED[1] 分别对应第44和43脚

assign LED = FUNC_ENC ( S1 ); // 用assign语句实现function函数调用 function [1:0] FUNC_ENC; // function函数及函数名，至endfunction为止 input [3:0] S1; // 输入端口定义

case ( S1 ) // case语句，至endcase为止 `SW_IN0 : FUNC_ENC = 0; // 当S1= SW_IN0时，返回0 `SW_IN1 : FUNC_ENC = 1; // 当S1= SW_IN1时，返回1 `SW_IN2 : FUNC_ENC = 2; // 当S1= SW_IN2时，返回2 `SW_IN3 : FUNC_ENC = 3; // 当S1= SW_IN3时，返回3 endcase // case语句结束 endfunction // function函数结束 endmodule // 模块结束

把以上2位二进制编码器的Verilog-HDL描述，用Webpack Project Navigator软件，生成目标文件，并通过下载

电缆写入芯片XC9536中。然后，将芯片插到目标板上，即可实现2位二进制编码器。图6示出了下载过程中出现的引

脚配置画面。

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图6 2位二进制编码器的引脚配置画面

7.4 1位数据比较器的实现［To top］

数据比较器是用来对两个二进制数的大小进行比较或检测是否相等的逻辑电路，在数字逻辑的设计中占有重要

的位置。

1位数据比较器应有两个宽度为1的数据输入端口。设其输入分别为A和B，输出分别为A=B、A>B和A

值表，如表4所示。

表4 1位数据比较器的真值表

分析表4可以得出如下结论：

A=B的逻辑表达式为：/A·/B+A·B；

A>B的逻辑表达式为：A·/B

A

因此，可以采用如图7所示的逻辑功能框图来实现。

图7 1位数据比较器的逻辑功能框图

其中，S1_1和S1_2表示开关，对应表4中的A和B，打开时为高电平，闭合时为低电平，作为1位数据比较器的输

入；LED0、LED1和LED2表示发光二级管，对应表4中的A=B、AB，作为其输出。33、34、38、43和44是上述变

量对应芯片XC9536的引脚。虚线框中的部分是CPLD设计，实现1位数据比较器的功能。

根据图7，可以对该电路进行Verilog-HDL描述。

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Verilog第7章

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Verilog-HDL与CPLD/FPGA设计应用讲座 李媛媛 常晓明 [04.2.19] 第 7 讲 用Verilog-HDL做CPLD设计 组合逻辑电路的实现 7.1 与非门的实现 7.2 2-1数据选择器的实现 7.3 2位二进制编码器的实现 7.4 1位数据比较器的实现

本讲中，我们通过由浅入深的实例来介绍组合逻辑电路在目标板上是如何实现的。

7.1 与非门的实现［To top］

首先，来实现一个用两个开关控制一个灯的设计。期望达到的目的如表1所示。

表1 两个开关控制一个灯的真值表

分析表1可以得到下述结论：如果两个开关S1和S2中，任意有一个为低电平，灯都不亮；只有当两个开关S1和

S2同时为高电平时，灯才亮。因此，我们考虑采用与非门来实现设计。图1示出了符合表1的逻辑功能框图。

图1 与非门设计的逻辑功能框图

其中，S1_1和S1_2表示开关，对应表1中的S1和S2，打开时为高电平，闭合时为低电平，作为输入；LED0表示发

光二级管，对应表1中的LED，作为输出；33、34和44为上述变量对应芯片XC9536的引脚；33和34旁边的三角形表示

上拉电阻（下文同）。虚线框中的部分是CPLD设计，实现与非门的功能。

根据图1，可以对该电路进行Verilog-HDL描述。

/* 与非门的Verilog-HDL描述*/

module S2_D1 ( S1_1, S1_2, LED0 ); // 模块名及端口定义，范围至endmodule

input S1_1, S1_2; // 输入端口定义，S1_1和S1_2分别对应XC9536的第34和33脚

output LED0; // 输出端口定义，对应XC9536的第44脚

nand U1 ( LED0, S1_1, S1_2 ); // 门级描述语句，实现与非门的功能

endmodule // 模块结束

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verilog第7章例题

verilog第7章例题

第七章 例题

//$time可以返回一个64比特的整数来表示的当前仿真时刻值。

//该时刻是以模块的仿真时间尺度为基准的。下面举例说明。

[例1]：`timescale 10ns/1ns

module test;

reg set;

parameter p=1.6;

initial

begin

$monitor($time,,"set=",set);

#p set=0;

#p set=1;

end

endmodule

输出结果为：

0 set=x

2 set=0

3 set=1

// $realtime返回的时间数字是一个实型数，该数字也是以时间尺度为基准的。

// 下面举例说明：

[例2]: `timescale 10ns/1ns

module test;

reg set;

parameter p=1.55;

initial

begin

$monitor($realtime,,"set=",set);

#p set=0;

#p set=1;

end

endmodule

输出结果为：

0 set=x

1.6 set=0

3.2 set=1

// 从上面的例子可以看出，$realtime将仿真时刻经过尺度变换以后即输出，

// 不需进行取整操作。所以$realtime返回的时刻是实型数。

[例3] 初始化存储器

module test;

reg [7:0] memory [0:7]; //声明有8个8位的存储单元

integer i;

initial

begin

// 读取存储器文件 init.dat 到存储器中的给定地址

$readmemb("init.dat", memory);

//显示初始化后的存储器内容

for(i=0; i < 8; i = i + 1)

$display("Memory [%d] = %b", i, memory[i]);

end

verilog语言 07

verilog语言 07

11第七章面向综合的设计技术

27.1 关于综合的介绍综合Verilog描述（行为描述、结构描述）门级网表综合就其实质而言是设计流程中的一个阶段，它在标准单元库和特定的设计约束的基础上．把设计的高层次描述转换成优化的门级网表的过程。一、什么是综合？

237.1二、综合过程

47.1Verilog HDL 模型逻辑转换器目标工艺面积和速度约束未优化的门级网表逻辑优化器优化的门级网表工艺映射器带有目标工艺参数的网表Synthesis = translation + optimization + mapping

357.1󰂄库库包含了综合过程中所需要的各种信息。从库的种类说，分为以下四总类型：GTECH LibraryDesign Ware LibraryTechnology Library（工艺库）Symbol Library(符号库)

67.1（1）通用单元库（GTECH）GTECH是Synopsys的通用工艺库，它仅表示了逻辑函数的功能，并没有映射到具体的厂家工艺库，也就是说独立于厂家工艺的。（2）DesignWareLibraryDesignWareLibrary是由Synopsys（或第三方）提供的一些可重用的电路宏单元。它们可以完成诸如复杂的算术运算（+、-、*、/等），数值比较（==、>=、<=等）以及FIFO、CPU等功能，DesignWare就包含了这些电路模块。

477.1（3）Technology LibTechnology Lib是由芯片身产厂家提供的。它包含特定的工艺器件以及一些必须的参数信息，如工作环境、逻辑延时、驱动负载以及一些线负载模型等。工艺库一般由Vendor提供。（4）Symbol library符号库包含元件的图形符号，用来GUI界面时显示设计的电路图。符号库一般有Vendor提供。

87.1󰂄设计规则约束最大扇出：一个端口可以驱动的负载数目最大转换时间：从逻辑0转换到逻辑1或相反的时间最大电容：一个输出端口的电容负载速度和延时时钟输入延时输出延时最大延时面积

Verilog第6章

Verilog第6章

Verilog-HDL与CPLD/FPGA设计应用讲座 李媛媛 常晓明 [04.1.19] 第 6讲 用Verilog-HDL做CPLD设计 目标板的设计和下载软件的使用 6.1 目标板的制作 6.2 一个最简单的设计 6.3 一个最简单设计的实现--下载实例

6.1 目标板的制作［To top］

学习了Verilog-HDL的基本概念，并用其仿真环境Modelsim XE对基本逻辑电路进行仿真后，如果希望在硬件上实现所设计的电路功能，就需要有一块目标板。 （1）进行目标板的设计，画出电路图。 这里，采用Xilinx公司的XC9536。任何一个逻辑电路都有输入和输出，在功能尽可能多、设计尽可能简单的前提下，这里采用了8位开关输入、2位按键输入（其中的1位作为复位键）、1位可以通过示波器观察的输出和8位LED输出。而在设计时序逻辑电路时，脉冲是必须的，因此，加入一个时钟源。其次，为了使电路板动作，还要有电源端VCC和地端GND。 另外，为了使得目标板具有实用性和可扩展性，需要在设计上考虑加入一些用于扩展的端子。例如：也许日后的电路实验中要用信号发生器作为输入，这样，就需要在电路设计时，把8个输入端引出作为可扩展的端子。 这样，一个用于学习的目标板就构建成了。图1示出了目标板的电路图。

图1 目标板的电路图

图1中，XC9536的I0-I7为8个输入端，通过开关S1输入；KEY和/RST是按键输入端，/RST用于复位；CLK为时钟脉冲的输入端；D0-D7是8个输出端，通过LED显示输出；PULSE_OUT也是输出端，用于输出脉冲；CLK是一个10M的时钟

源。图中的左下方，从左向右依次示出了：电源端VCC和地端GND部分；滤波电路；电源显示；扩展电路部分。

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