数字后端版图设计

一款深亚微米射频SoC芯片的后端设计与实现张志鹏;张超;刘铁锋【摘要】随着集成电路的发展,片上系统芯片(SoC)技术广泛应用于多种领域中,越来越多的射频、模拟、存储器模块集成到一块芯片中.SoC芯片后端设计面临尺寸特征小,芯片规模大,物理设计复杂程度高等问题.良好的芯片版图设计是集成电路实现和成功的基础之一.介绍了基于台积电0.18μmULL低功耗工艺设计的射频SoC 电路结构,在此基础上,详细说明了后端版图设计流程与布局规划,重点介绍了时钟模块设计,多时钟电路及复杂时序关系设计的后端布局处理,供电设计以及布线优化方法和技巧,对各类相关芯片的后端设计具有良好的借鉴意义.%With the development of integrated circuit, the system on chip (SoC) technology is widely used in many applications, as more and more RF modules, analog modules and memory modules are embedded into one chip. The SoC back-end design confronts more challenges such as smaller feature size, larger chip area and more complex physical design. A remarkable layout design is one of the elements of the integrated circuit implemention and success. RF SoC circuit structure based on TSMC 0.18μmULL low power consumption process design is introduced,and on this basis, back-end layout design process and layout planning are explained in detail,mainly focusing on the clock generation module design,back-end processing method of multi-clock circuit and complex timing relationshipdesign,power supply plan and layout optimization methods and techniques,that supplies a good reference to many relevant kinds of beck-end chip design.【期刊名称】《微处理机》【年(卷),期】2017(038)006【总页数】6页(P1-6)【关键词】片上系统芯片;后端布局;多时钟设计;时钟生成;后端流程;供电设计【作者】张志鹏;张超;刘铁锋【作者单位】中国科学院沈阳自动化研究所网络化控制系统重点实验室,沈阳110016;中国科学院沈阳自动化研究所网络化控制系统重点实验室,沈阳110016;中国科学院沈阳自动化研究所网络化控制系统重点实验室,沈阳110016【正文语种】中文【中图分类】TP277随着集成电路的发展，片上系统芯片（SoC）技术在超大规模集成电路设计的开发与市场角度已经非常成熟，广泛应用于工业控制、智能手机、平板电脑等各类芯片中。

DC 综合DC 又称为设计综合将设计的RTL代码综合成门级网表的过程。

在DC 流程中一般要经过以下几个步骤，以项目A为例做如下分析：1】在项目子目录下创建DC文件夹，在DC文件夹下分别创建db in lib_syn log netlist rpt和script 文件夹以及一个makefile 文件用来运行DC 脚本。

2】第二步就是复制相应工艺技术库文件到lib_syn ，一般有2种文件各3个分别包括了typical worst 和best情况，一类是db，文件一类是lib 文件也可以在lc_shell 下读取lib 得到相应的db文件。

3】第三步将需要综合的设计RTL代码（V erilog 文件）复制到in 文件夹4】第四步在script 创建综合脚本，脚本创建过程将在后面介绍5】第五步编写运行脚本的makefile 文件6】第六步运行脚本而后查看综合报告，是否有违例现象出现，如果有修改脚本加以修复直到最终通过设计。

注意另外的几个文件夹作用db文件夹存放DC综合生成的项目db文件，综合网表输出到netlist 文件夹，综合程序运行报告存放在log文件夹中，而综合结果的数据报告则存放在rpt 文件夹中。

DC脚本的编写（A.scr）DC综合脚本基本上有几大部分组成1】定义综合环境中命名规则(分别对net cell port 命名)define_name_rules verilog –casesensitivedefine_name_rules verilog –type net –allowed “a-z A-Z 0-9 _ ” \-first_restricted “ _ 0-9 N ”\-replacement_char “_” \-prefix “n”define_name_rules verilog –type cell –allowed “a-z A-Z 0-9 _ ” \-first_restricted “ _ 0-9 ”\-replacement_char “_” \-prefix “u”define_name_rules verilog –type port –allowed “a-z A-Z 0-9 _ ” \-first_restricted “ _ 0-9 ”\-replacement_char “_” \-prefix “p”2】综合环境的建立指明库所在的位置Search_path = { lib_syn/db }指定综合所需目标库一般选用最恶劣情况worst 库作目标库target_library = { slow.db}创建链接库,链接库中包括了一些已经做好的设计和子模块，又包括了当前设计的目标库是设计实例化时所用的库文件link_library = { “ * ” , slow.db } + synthetic_library在上述的环境建立所需的各类库中，一般有生产商提供目标库，库中的各类cell用于逻辑映射，链接库则包括了目标库，还包括其他一些以前设计实例基本单元，我们门级网表实例化元件和单元都来自于它。

天线效应：小尺寸的MO S 管的栅极与很长的金属连线接在一起，在刻蚀过程中 ，这根金属线有可能象一根天线一样收集带电粒子 ，升高电位，而且可以击穿 MO S 管的栅氧化层，造成器件的失效。

这种失效是不可恢复的。

不仅是金属连线 ，有时候多晶硅也可以充当天线。

Antenna Ratio(N 冷 G J 二铲包J A rea丫A rea(G K ) MO S 管的输入端开始算起，直至到达该回路最顶层金属线之下的所有金属互连线 （N i ，j ，i 为互连节点所属的金属层号，j 为金属层上的互连节点编号）的面积总和。

在这些金属互连线上将会累积电荷并导致输入端MO S 管栅氧化层出现可能被击穿的潜在危险。

而顶层金属线之下连至输出端晶体管栅极的金属线并不会被计算在内，这是因为在芯片的制造过程中其上多余的游离电荷可以通过低阻的输出端 MO S 管顺畅泻放。

同理，顶层金属线也不会对 A R 的值做出任何贡献，因其最后被刻蚀完成的同时，就标志着从输入 MO S 管到 输出MO S 管的通路正式形成，多余的电荷此时全部可以通过输出端得到泻放。

栅氧化层面积 A re a ga t e则是指各个输入端口所连接到的不同晶体管 （GK ）的栅氧化层的面积总和。

以图1所 A 口聞门缸R 日込严铲Z Totallnpu tPorL-X 怕日* 工［inpuu+A 上 匕厲口 12 # inpct (2 )EM （电迁移）：电迁移是指金属材料中存在大电流的情况下，金属离子在电流作用下出现宏观移动的现象，日常生活中的家用电线等金属导线由于没有良好 这里的导体面积 A r e a m e t a l 是指从图 1 M eta!3 l\ 实Pli A ri te nn a 的计门的散热能力，稍大的电流强度就会导致保险丝熔断而断路,移现象。

集成电路芯片中的金属连线则不同：它们有良好的散热环境，通常能够承受高达105A/cm2（约为普通家用电线承受极限的100倍）以上的电流强度和由此导致的大约100°C的高温。

集成电路版图设计岗位职责职位要求(实用版)编制人：______审核人：______审批人：______编制单位：______编制时间：__年__月__日序言下载提示：该文档是本店铺精心编制而成的，希望大家下载后，能够帮助大家解决实际问题。

文档下载后可定制修改，请根据实际需要进行调整和使用，谢谢!并且，本店铺为大家提供各种类型的实用资料，如教学心得体会、工作心得体会、学生心得体会、综合心得体会、党员心得体会、培训心得体会、军警心得体会、观后感、作文大全、其他资料等等，想了解不同资料格式和写法，敬请关注!Download tips: This document is carefully compiled by this editor.I hope that after you download it, it can help you solve practical problems. The document can be customized and modified after downloading, please adjust and use it according to actual needs, thank you!And, this store provides various types of practical materials for everyone, such as teaching experience, work experience, student experience, comprehensive experience, party member experience, training experience, military and police experience, observation and feedback, essay collection, other materials, etc. If you want to learn about different data formats and writing methods, please pay attention!集成电路版图设计岗位职责职位要求第1篇集成电路版图设计岗位职责职位要求职责描述：岗位职责：1、熟练掌握模拟集成电路或数字集成电路的设计概念和流程，独立或合作完成线路设计。

集成电路的后端设计集成电路的后端设计包括版图设计和验证。

我们采用Cadence的Virtuoso Layout Editor的版图设计环境进行版图设计。

利用Virtuoso Layout Editer的集成验证工具DIV A进行了验证。

验证的整个的过程包括：设计规则检查（Design Rule Checking 简称DRC ）、电学规则检查（Electronics Rule Checking 简称ERC）、电路图版图对照（Layout Versus Schematic 简称LVS）、以及版图寄生参数提取（Layout Parameter Extraction 简称LPE）。

版图设计流程1、整体设计：确定版图主要模块和焊盘的布局。

这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。

布局设计的另一个重要的任务是焊盘的布局。

焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。

焊盘的布局还应该便于测试，特别是晶上测试。

2、分层设计：设计者按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。

从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。

这一步就是自顶向下的设计 。

这样做有很多好处，最为突出的优点是当在整个电路多次出现的某一个模块需要修改时，直接在下一层次修改该模块，上一层的所有同样单元就一并得到修改，结构严谨、层次清晰。

3、版图的检查：①执行DRC程序，对每个单元版图进行设计规则检查，并修改错处。

在画版图的过程中要不时地进行设计规则检查。

运行DRC，程序就按照Diva规则检查文件运行，发现错误时，会在错误的地方做出标记（mark）,并且做出解释（explain）。

设计者就可以根据提示来进行修改。

需要注意的是，DRC要在画图过程中经常进行，及时发现问题及时修改，不要等到版图基本完成后在做，这时再出现的错误往往很难修改，因为各个器件的位置已经相对固定，对于电路一处的改动往往牵连到多个相邻的器件，从而造成更多的问题。

Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版制造：划片：将圆片切割成一个一个的管芯（划片槽）封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连测试：测试芯片的工作情况2、数字IC的设计方法分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）NRE (Non-Recurrent Engineering) 成本设计时间和投入，掩膜生产，样品生产一次性成本Recurrent 成本工艺制造（silicon processing），封装（packaging），测试（test）正比于产量一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数功耗：emmmm自己算4、EDA设计流程IP设计系统设计（SystemC）模块设计（verilog）综合版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)：可以相互转化.db（不可读）.lib（可读）加了功耗信息.sdb .slib第二章器件基础1、保护IC的输入器件以抗静电荷（ESD保护）2、长沟道器件电压和电流的关系：3、短沟道器件电压和电流关系速度饱和：当沿着沟道的电场达到临界值ξC时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。

实验37 数字集成电路的版图设计在集成电路产品中，数字集成电路占据相当大的市场份额，有着广泛的应用领域。

数字集成电路的版图设计是设计过程中的重要关键步骤之一，版图设计与布局是关乎数字集成电路设计成败和品质优劣的重要环节，是数字集成电路生产的前提。

数字集成电路的版图设计实验是《半导体物理》、《场效应器件物理》、《集成电路制造技术》和《数字集成电路设计》等理论课程的重要实践。

本实验要求学生在Tanner公司开发的版图设计软件Ledit环境中，按照给定设计规则完成几个数字集成电路单元的版图设计与布局，以此来锻炼和提高学生的数字集成电路版图设计与布局能力，强化学生理论联系实际和灵活应用所学知识的能力。

一、实验原理1. Ledit软件简介Ledit软件是Tanner公司设计开发的用于集成电路版图设计与布局的软件，它包括有集成电路工艺图层与半导体器件定义、晶体管级集成电路版图布局、版图设计规则验证和集成电路提取与网表生成等重要功能单元。

它是一种简单易学的集成电路版图设计与布局开发软件，具有良好的人机交互界面，在集成电路的版图设计中有着重要的应用。

2. 集成电路版图的设计规则与验证在实际集成电路生产环节中，由于各条生产线工艺设备性能的不同、所使用的半导体材料物理特性的差异、工艺过程中存在的误差等诸多因素的影响，产生了一系列集成电路图形加工时的最小尺寸极限要求，这些尺寸的极限要求就是集成电路版图的设计规则。

在进行集成电路版图设计时，不违背这些设计规则的要求，集成电路版图的布局设计才可能是正确的。

图37.1给出了集成电路版图绘制过程中，基本图形之间，可能出现的相对关系示意图。

相对关系包括有：间距（Space）、宽度（Width）、交叠覆盖（Overlap）、延伸图37.1 集成电路版图基本图形间的相对位置176（Extension）、围绕（Enclose）和不同基本层间的间隙（Clearance）等等。

表37.1给出了Ledit软件环境下，特征尺寸为1.0μm (λ=1.0μm)，P型衬底N阱CMOS工艺的部分设计规则。

海光信息数字后端笔试题
海光信息是一家专注于处理器研发的公司，因此其数字后端笔试题可能会涉及处理器设计、数字电路设计、硬件描述语言等方面的知识。

以下是一些可能的试题示例：
1. 简述数字电路设计中常见的时序单元有哪些，并简要说明其工作原理。

2. 描述一下硬件描述语言（如Verilog或VHDL）的基本语法和常用语句。

3. 请解释一下处理器设计的流水线技术，并给出流水线设计的优点和缺点。

4. 在处理器设计中，为什么要进行寄存器分配？请给出几种常见的寄存器分配策略。

5. 描述一下数字后端设计的流程，并简要说明每个步骤的作用。

6. 请解释一下时序约束的概念，并给出几种常见的时序约束方法。

7. 在数字后端设计中，如何进行版图优化以提高芯片的性能和功耗效率？
8. 请解释一下物理验证的概念，并给出几种常见的物理验证方法。

9. 请说明数字后端设计中时序分析的重要性，并给出几种常见的时序分析方法。

10. 在处理器设计中，如何进行指令调度以提高流水线的吞吐量？
以上试题仅为示例，实际考试中可能会有更多涉及处理器设计和数字后端设计的题目。

建议考生在备考期间，加强对处理器设计和数字后端设计相关课
程的学习，掌握基本概念和原理，熟悉常用的设计工具和语言，以提高应试能力。

华侨大学电子工程系IC 工艺及版图设计 课程实验（六）数字功能模块版图布局设计华侨大学厦门专用集成电路系统重点实验室 -2011-IC 工艺及版图设计课程实验六 数字功能模块版图布局设计 一、实验目的1.掌握使用 Cadence Virtuoso XL 版图编辑软件进行数字功能模块版图布局设计 2.掌握使用分层次版图设计方法提高设计效率 3.掌握数字逻辑单元版图布局 4.了解使用 Mutipart-Path 绘制 GuardRing二、实验软件：Cadence IC 5141 Virtuoso XL三、实验要求：实验前请做好预习工作，实验后请做好练习，较熟练地使用 PDK 进行版图编辑，并掌握 Calibre 进行 LVS 验证及 Debug 的方法，验证版图设计的正确性。

IC 工艺及版图设计课程实验四 教学任务 数字功能模块电路版图布局设计 专业能力： 教学目标 1. 掌握使用分层次设计方法提高版图布局设计效率 2. 掌握数字逻辑电路版图布局 3. 练习使用 Calibre 进行 LVS 验证 教学内容 重点 难点 1. Cadence Virtuoso 进行数字逻辑单元版图设计 2. Calibre 进行 LVS 验证及 Debug 数字功能模块电路版图布局设计及 Calibre LVS 验证 数字功能模块电路版图布局设计及 Calibre LVS 验证 学时 2华侨大学电子工程系（The Department of Electronic Engineering Huaqiao University）1 华侨大学厦门专用集成电路系统重点实验室第一部分 实验演示部分在上一次实验中我们已经掌握了数字单元模块电路的布局方法，在本次课程实验中我们 将依靠上次课程设计完成的单元模块电路来构成比较复杂的电路：64 分频电路。

通过完成这 个分频电路的布局，掌握分层次版图布局设计的方法。

并且在该实验中通过 Calibre 的 LVS 验证工具来验证版图和原理图的一致性。

数字电路和模拟电路工程师职位哪个好？老司机对比分析告诉你答案Job Function: Definition, architecture, modeling, verification, bring-up, debug and support of structural test for achievement of high defect coverage of microprocessor designs from product definition through production.Responsibilities:• Define, model and verify DFT features.• Utilize industry-standard ATPG tools to generate patterns and verify them.• Simulate/verify DFT patterns using Verilog VCS.• Bring-up and debug DFT patterns on the ATE.• Develop, im plement and support DFT methodologies.• Proficient with at-speed scan architectures, memory BIST and/or logic BIST.• Proficient with coding/scripting using Perl.• Mentor less senior DFT engineers and lead their efforts in achieving project objectives.• Collaborate with engineering professionals across the company in order to advance the state of the art of DFT and test practices at AMD.Preferred Experience:• Master of EE or above. 4+ years DFT experience.• Experience in microprocessor desi gn or experience in handling complex SOC designs.• Knowledgeable about industrial standards in DFT such as LBIST/JTAG/MBIST.• Knowledgeable about ATE testers and ATPG standard practices.• Expert knowledge of Verilog, RTL, Verilog simulators and waveform debugging tools.• Good debugging capability with both RTL and gate-level simulations.• Good communication skills and the ability to work with geographically distributed design sites.可以看出要求很多。

基本后端流程（漂流&雪拧）----- 2010/7/3---2010/7/8本教程将通过一个8*8的乘法器来进行一个从verilog代码到版图的整个流程（当然只是基本流程，因为真正一个大型的设计不是那么简单就完成的），此教程的目的就是为了让大家尽快了解数字IC设计的大概流程，为以后学习建立一个基础。

此教程只是本人探索实验的结果，并不代表内容都是正确的，只是为了说明大概的流程，里面一定还有很多未完善并且有错误的地方，我在今后的学习当中会对其逐一完善和修正。

此后端流程大致包括一下内容：1.逻辑综合（逻辑综合是干吗的就不用解释了把？）2.设计的形式验证（工具formality）形式验证就是功能验证，主要验证流程中的各个阶段的代码功能是否一致，包括综合前RTL 代码和综合后网表的验证，因为如今IC设计的规模越来越大，如果对门级网表进行动态仿真的话，会花费较长的时间（规模大的话甚至要数星期），这对于一个对时间要求严格（设计周期短）的asic设计来说是不可容忍的，而形式验证只用几小时即可完成一个大型的验证。

另外，因为版图后做了时钟树综合，时钟树的插入意味着进入布图工具的原来的网表已经被修改了，所以有必要验证与原来的网表是逻辑等价的。

3.静态时序分析（STA），某种程度上来说，STA是ASIC设计中最重要的步骤，使用primetime对整个设计布图前的静态时序分析，没有时序违规，则进入下一步，否则重新进行综合。

（PR后也需作signoff的时序分析）4.使用cadence公司的SOCencounter对综合后的网表进行自动布局布线（APR）5.自动布局以后得到具体的延时信息（sdf文件，由寄生RC和互联RC所组成）反标注到网表，再做静态时序分析，与综合类似，静态时序分析是一个迭代的过程，它与芯片布局布线的联系非常紧密，这个操作通常是需要执行许多次才能满足时序需求，如果没违规，则进入下一步。

6.APR后的门级功能仿真（如果需要）7.进行DRC和LVS，如果通过，则进入下一步。