82CMOS静态组合门电路的讲义延迟速度

CMOS逻辑门的高频应用也给设计带来了诸多技 术难题，例如信号干扰、噪声敏感性等问题。
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与门
电路结构
CMOS与门由两个或多个反相器串联而成，所有输入都为高 电平时，输出才为高电平。
工作原理
当所有输入都为高电平时，每个反相器都工作在PMOS管导 通、NMOS管截止的状态，输出为低电平；当任意一个输入 为低电平时，相应的反相器工作在PMOS管截止、NMOS管 导通的状态，输出为高电平。
或门
CMOS非门由一个反相器构成，输入与输出相反。
工作原理
当输入为高电平（V<sub>DD）时，PMOS管导通，NMOS管截止，输出为低电平（V<sub>SS）； 当输入为低电平（V<sub>SS）时，PMOS管截止，NMOS管导通，输出为高电平（V<sub>DD>） 。
03
CMOS组合逻辑门的性能优化
向着更小的尺度发展，提高集成度和运算速 度。
与其他逻辑门电路不断融合，形成更加复杂 和高效的逻辑功能模块。
发展高速度、高效率、低功耗的CMOS组合 逻辑门是主要趋势。
广泛应用在通信、计算机、消费电子等领域 ，需求驱动发展。
未来研究方向
研究适用于超低功耗应用的 CMOS逻辑门电路。
在更小的特征尺寸下，如何提 高CMOS逻辑门的性能和稳定 性是需要解决的重大问题。
CMOS组合逻辑门可以用于嵌入式系统中的数据处理和控 制操作，提高系统的可靠性和稳定性。
计算机硬件系统
计算机硬件系统是指由各种电子元件、部件和软件组成的计算机结构，包括中央 处理器、内存、输入/输出接口等。
CMOS组合逻辑门可以用于计算机硬件系统中的信号传输和处理，保障系统的稳 定性和高效性。

g = 5/3
24 24
D 分支努力
IC
分支努力:
b Con path Coff path Con path
25 25
D 多级网络
IC
N
Delay pi gi fi i 1
每级努力：
hi = gifi
路径电气努力： F = Cout/Cin
路径逻辑努力： G = g1g2…gN
11 11
D 互补 CMOS门静态特性
IC
• 高噪声容限： VOH = Vdd，VOL = GND
• 没有静态功耗： 在稳态，上拉和下拉网络互斥，不
存在Vdd到 GND之间的通路。 • 相近的上升、下降沿延时：在适当的尺寸条件下） • 无比逻辑：逻辑功能与器件尺寸无关； • 低输出阻抗：稳态下，总存在一条到Vdd或者GND 的通路； • 高输入阻抗；稳态输入电流几乎为0 • 传播延迟是负载电容和晶体管电阻的函数
0 -0.5
100
200
300
400 A= 10, B=1
57
时间 [ps]
NMOS = 0.5m/0.25 m
PMOS = 0.75m/0.25 m
CL = 100 fF
15 15
D 晶体管尺寸
IC
Rp
Rp
2A
B2
Rn
CL
2B
2 Rn
Cint
A
Rp 4B
4
Rp
Cint
A
Rn 1
A
Rn
CL
B1
确定尺寸，使得延迟近似等于最小尺寸对称反相器
在任何时刻，门输出是该电路实现的Boolean 函数的值。（忽略开关转换的瞬态效应）
与此相对，动态电路的工作是依靠把信号值暂 时存放在高阻节点电容上。

第3章 石英晶体振荡电路◆ 125 ◆ 电源供电偏置电阻将非门的静止工作点偏置在双电源的中点。

在静态时，u o = u i ；当输入电压u i = 0时，输出电压u o = 0，从而实现零输入时的零输出。

当然输入、输出电压都是对地而言的。

图3.8.4 多级CMOS 门串联放大电路 图3.8.5 CMOS 门直流放大电路 3.8.2 用CMOS 门电路构成的振荡电路图3.8.6是用CMOS 门电路构成的RC 移相振荡器。

非门G 1～G 3构成三级反向放大电路，每级之间用RC 积分网络进行移相，每节可移相60°，三节共移相180°。

另外，三级非门构成三级反相放大器也有180°相移，故电路满足相位平衡条件，电路能够起振，振荡频率f 0 = 1/3RC 。

电路接通电源后，由于存在各种噪声或干扰，其频谱分布非常广泛，必有f = f 0这一频率成分的信号加到放大器的输入端，经各级放大器放大，使电路中的信号越来越大，电路便振荡起来。

由于选频网络仅能选出单一频率的正弦信号，而CMOS 电路又工作于线性放大区，故电路产生的是正弦振荡信号。

图3.8.6 CMOS 门电路构成的RC 移相振荡电路图3.8.7是使用逻辑门构成的实用RC 移相振荡电路。

RC 网络在振荡频率f 0处移相180°，满足振荡的相位关系。

门电路构成的放大电路的放大倍数大于29，满足振荡的幅度关系，因此电路能产生振荡信号。

由于该电路的输出信号经过了三个串联的低通滤波器反馈到逻辑门的输出端，可在输出端得到失真很小的正弦波，峰峰值可达200mV 。

图3.8.8是利用石英谐振晶体和CMOS 非门构成的正弦波振荡电路。

图中，非门G 与负反馈偏置电阻R F 构成单级反相放大器，相移为180°。

石英晶体谐振器与电容C 1和C 2构成π型反馈支路。

石英晶体在其谐振频率附近电抗呈电感性，此时图3.8.8电路为电容三点式振荡电路。

三、静态CMOS逻辑门的构成特点
静态CMOS逻辑门是在CMOS反相器的基础上扩展而成的。 把反相器中单个的PMOS管用多个PMOS管构成的上拉网络代替； 把反相器中单个的NMOS管用多个NMOS管构成的下拉网络代替。 这样可以实现任意的与或非逻辑（AOI），也可以实现任意的或与非逻辑（OAI）
对NMOS下拉网络的构成规律： NMOS管串联实现与操作； NMOS管并联实现或操作。
因此，扇入系数对延迟时间的 影响更大。
电路延迟时间与扇入、扇出系数或、同或逻辑的实现
异或：输入相异时输出高电平
同或：输入相同时输出高电平
异或电路的实现
用AOI门实现异或、同或功能
对PMOS上拉网络的构成规律： PMOS管串联实现或操作； PMOS管并联实现与操作。
★ 电路最终输出还要对上述操作求反，最终实现带非的逻辑功能。 ★ 上述规律不仅适用于单个管子的串、并联，还可以推广到子电路块的串并联。
三、静态CMOS逻辑门的构成特点
复杂逻辑门的分析和设计
Example
与或非（ AOI ）门的设计
或与非门（OAI）的设计
实现不带“非”的逻辑
实现任意的组合逻辑电路
三种方案的比较
逻辑门的延迟时间与它的扇入 系数和扇出系数有关：
★ 扇出系数使负载电容增大， 对延迟时间是线性关系；
★ 扇入系数的增大一方面是等 效导电因子下降，驱动能力减 小，也使得串联的MOS管数目 增加，对串联支路中间节点电 容的充放电将增加延迟时间。