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集成电路设计习题答案-章 精品

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集成电路版图设计习题答案第二章集成电路制造工艺

集成电路版图设计习题答案第二章集成电路制造工艺

集成电路版图设计习题答案第2章 集成电路制造工艺【习题答案】1．硅片制备主要包括（直拉法）、（磁控直拉法）和（悬浮区熔法）等三种方法。

2．简述外延工艺的用途。

答：外延工艺的应用很多。

外延硅片可以用来制作双极型晶体管，衬底为重掺杂的硅单晶（n +），在衬底上外延十几个微米的低掺杂的外延层（n ），双极型晶体管（NPN ）制作在外延层上，其中b 为基极，e 为发射极，c 为集电极。

在外延硅片上制作双极型晶体管具有高的集电结电压，低的集电极串联电阻，性能优良。

使用外延硅片可以解决增大功率和提高频率对集电区电阻要求上的矛盾。

图 外延硅片上的双极型晶体管集成电路制造中，各元件之间必须进行电学隔离。

利用外延技术的PN 结隔离是早期双极型集成电路常采用的电隔离方法。

利用外延硅片制备CMOS 集成电路芯片可以避免闩锁效应，避免硅表面氧化物的淀积，而且硅片表面更光滑，损伤小，芯片成品率高。

外延工艺已经成为超大规模CMOS 集成电路中的标准工艺。

3．简述二氧化硅薄膜在集成电路中的用途。

答：二氧化硅是集成电路工艺中使用最多的介质薄膜，其在集成电路中的应用也非常广泛。

二氧化硅薄膜的作用包括：器件的组成部分、离子注入掩蔽膜、金属互连层之间的绝缘介质、隔离工艺中的绝缘介质、钝化保护膜。

4．为什么氧化工艺通常采用干氧、湿氧相结合的方式？答：干氧氧化就是将干燥纯净的氧气直接通入到高温反应炉内，氧气与硅表面的原子反应生成二氧化硅。

其特点：二氧化硅结构致密、均匀性和重复性好、针孔密度小、掩蔽能力强、与光刻胶粘附良好不易脱胶；生长速率慢、易龟裂不宜生长厚的二氧化硅。

湿氧氧化就是使氧气先通过加热的高纯去离子水（95℃），氧气中携带一定量的水汽，使氧化气氛既含有氧，又含有水汽。

因此湿氧氧化兼有干氧氧化和en +SiO 2n -Si 外延层 n +Si 衬底水汽氧化的作用，氧化速率和二氧化硅质量介于二者之间。

实际热氧化工艺通常采用干、湿氧交替的方式进行。

集成电路设计基础 课后答案

集成电路设计基础 课后答案

班级：通信二班姓名：赵庆超学号：200712012977，版图设计中整体布局有哪些注意事项？答：1版图设计最基本满足版图设计准则，以提高电路的匹配性能，抗干扰性能和高频工作性能。

2 整体力求层次化设计，即按功能将版图划分为若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨，层次清晰。

3 图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且版图一模了然。

4 在构思版图结构时，除要考虑版图所占的面积，输入和输出的合理分布，较小不必要的寄生效应外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），并力求版图美观大方。

8，版图设计中元件布局布线方面有哪些注意事项？答：1 各不同布线层的性能各不相同，晶体管等效电阻应大大高于布线电阻。

高速电路，电荷的分配效应会引起很多问题。

2 随器件尺寸的减小，线宽和线间距也在减小，多层布线层之间的介质层也在变薄，这将大大增加布线电阻和分布电阻。

3 电源线和地线应尽可能的避免用扩散区和多晶硅布线，特别是通过较大电流的那部分电源线和地线。

因此集成电路的版图设计电源线和地线多采用梳状布线，避免交叉，或者用多层金属工艺，提高设计布线的灵活性。

4 禁止在一条铝布线的长信号霞平行走过另一条用多晶硅或者扩散区布线的长信号线。

因为长距离平行布线的两条信号线之间存在着较大的分布电容，一条信号线会在另一条信号线上产生较大的噪声，使电路不能正常工作。

、5 压点离开芯片内部图形的距离不应少于20um，以避免芯片键和时，因应力而造成电路损坏。

半导体集成电路+习题答案

半导体集成电路+习题答案

第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。

第2章 集成电路中的晶体管及其寄生效应复 习 思 考 题2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r ，其图形如图题2.2 所示。

提示：先求截锥体的高度up BL epi m c jc epi T x x T T -----=然后利用公式： b a a b WL T r c -∙=/ln 1ρ ， 212∙∙=--BL C E BL S C W L R r ba ab WL Tr c -∙=/ln 3ρ 321C C C CS r r r r ++=注意：在计算W 、L 时, 应考虑横向扩散。

2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大?答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。

2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。

给出设计条件如下：答： 解题思路⑪由0I 、α求有效发射区周长Eeff L ；⑫由设计条件画图①先画发射区引线孔；②由孔四边各距A D 画出发射区扩散孔；③由A D 先画出基区扩散孔的三边；④由B E D -画出基区引线孔；⑤由A D 画出基区扩散孔的另一边；⑥由A D 先画出外延岛的三边；⑦由C B D -画出集电极接触孔；⑧由A D 画出外延岛的另一边；⑨由I d 画出隔离槽的四周；⑩验证所画晶体管的CS r 是否满足V V O L 4.0≤的条件，若不满足，则要对所作的图进行修正，直至满足V V O L 4.0≤的条件。

（CS C O L r I V V 00ES += 及己知V V C 05.00ES =）第3章 集成电路中的无源元件复 习 思 考 题3.3 设计一个4k Ω的基区扩散电阻及其版图。

集成电路版图设计习题答案第九章集成电路版图设计实例

集成电路版图设计习题答案第九章集成电路版图设计实例

第9章集成电路版图设计实例【习题答案】1．版图设计关于数字地和模拟地的考虑事项是什么？答：一般的模拟集成电路中，通常既有数字信号又有模拟信号，数字信号和模拟信号之间容易发生干扰。

在版图设计过程中，还要考虑地噪声对电路的影响。

即在整体版图的设计中，需着重考虑电路噪声问题，按照尽量降低噪声的原则进行电路的整体布局。

首先，在总体版图的布局上，尽量将数字部分远离模拟部分，如果总体电路中模拟部分偏多，则在版图设计中将数字部分放在靠边的位置，而且把模拟部分中最容易被数字干扰的部分放到离数字部分最远的位置，同时在数字部分和模拟部分中间用接地的衬底接触来进行隔离，反之亦然。

其次，采用隔离环设计，对每个单元模块都用一层接地的衬底接触，一层接电源的N阱构成的隔离环来进行隔离。

对于整个模拟部分和数字也分别采用相同的隔离环隔离，数字电路的隔离环可以吸收数字电路的衬底噪声，从而可以减少通过衬底串扰到模拟电路的衬底噪声。

隔离环包的层数越多，理论上吸收衬底噪声效果越好。

但是要避免数字电路的p隔离环紧靠模拟电路的p型隔离环，因为在这种情况下数字地的噪声会串扰到模拟地。

从而使模拟地受到干扰。

最后，除了数字模块之外的其它单元模块尽量将距离缩短，这样一方面能尽量地减少互连线经过别的区域引入噪声，同时也能降低引线过长引起电压信号的衰减。

2．总结自己的版图设计技巧和经验。

3. 共质心MOS管设计时的注意事项是什么？答：低精度要求可采用一维共质心，高精度要求必须采用二维共质心。

共质心设计时需保证MO管的对称性和电流通路的对称性。

4. 静电保护的种类以及版图设计注意事项。

答：常用的二极管式的静电保护分为两种方式，一种是用MOS晶体管连接成二极管形式的静电保护，一种利用CMOS工艺中二极管的静电保护。

在MOS型静电保护版图设计中，主要考虑以下几点：●MOS管要分成多个管，叉指结构，以便形成多支路共同放电。

●因为放电瞬间流经MOS管的电流特别大，构成整个放电通路的任何导线的宽度一定要有足够保证，而且CMOS工艺对于每个接触孔能通过的电流密度还有要求，因此还要保证放电通路导线上孔的数目应尽量多。

集成电路设计习题答案-章精品

集成电路设计习题答案-章精品

集成电路设计习题答案-章精品CH11．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。

MOORE 定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。

拥有设计人才和技术，但不拥有生产线。

特点：电路设计，工艺制造，封装分立运行。

环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。

意义：降低成本。

4．集成电路设计需要哪四个方面的知识？系统，电路，工具，工艺方面的知识CH21．为什么硅材料在集成电路技术中起着举足轻重的作用?原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点? P10,113．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4．说出多晶硅在CMOS工艺中的作用。

P135．列出你知道的异质半导体材料系统。

GaAs/AlGaAs, InP/ InGaAs, Si/SiGe,6．SOI材料是怎样形成的，有什么特点?SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。

特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点？肖特基接触：阻挡层具有类似PN结的伏安特性。

欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。

8. 简述双极型晶体管和MOS晶体管的工作原理。

P19,21CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。

意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。

重理工集成电路设计原理思考题、作业、提问答案大全

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重理工集成电路设计原理思考题、作业、提问答案大全重理工集成电路设计原理思考题、作业、提问答案大全1-1思考题典型PN结隔离工艺与分立器件NPN管制造工艺有什么不同（增加了哪些主1-1-1.1-1-1.典型典型PNPN结隔离工艺与分立器件结隔离工艺与分立器件NPNNPN管制造工艺有什么不同管制造工艺有什么不同（）要工序要工序）？增加工序的的目的是什么？答：分立器件NPN管制造工艺：外延→一氧→一次光刻→B掺杂→二氧→二次光刻→P掺杂→三氧→三次光刻→金属化→四次光刻。

典型PN结隔离工艺：氧化→埋层光刻→埋层扩散→外延→二氧→隔离光刻→隔离扩散、推进（氧化）→基区光刻→基区扩散、再分布（氧化）→发射区光刻→发射区扩散、氧化→引线孔光刻→淀积金属→反刻金属→淀积钝化层→光刻压焊点→合金化及后工序。

增加的主要工序：埋层的光刻及扩散、隔离墙的光刻及扩散。

目的：埋层：1、减小串联电阻；2、减小寄生PNP晶体管的影响。

隔离墙：将N型外延层隔离成若干个“岛”，并且岛与岛间形成两个背靠背的反偏二极管，从而实现PN结隔离。

管的电极是如何引出的？集电极引出有什么特殊要求？1-1-2.NPN1-1-2.NPN管的电极是如何引出的？集电极引出有什么特殊要求？答：集成电路中的各个电极均从上表面引出。

要求：形成欧姆接触电极：金属与参杂浓度较低的外延层相接触易形成整流接触（金半接触势垒二极管）。

因此，外延层电极引出处应增加浓扩散。

典型PN结隔离工艺中隔离扩散为什么放在基区扩散之前而不放在基区扩1-1-3.1-1-3.典型典型PNPN结隔离工艺中隔离扩散为什么放在基区扩散之前而不放在基区扩散或发射区扩散之后？答：由于隔离扩散深度较深，基区扩散深度相对较浅。

放在基区扩散之前，以防后工序对隔离扩散区产生影响。

1-1作业典型PN结隔离工艺中器件之间是如何实现隔离的？1-1-1.1-1-1.典型典型PNPN结隔离工艺中器件之间是如何实现隔离的？答：在N型外延层中进行隔离扩散，并且扩穿外延层，与P型衬底连通，从而将N型外延层划分为若干个“岛”；同时，将隔离区接最低电位，使岛与岛之间形成两个背靠背的反偏二极管，从而岛与岛互不干涉、互不影响。

(完整版)集成电路设计复习题及解答

(完整版)集成电路设计复习题及解答

集成电路设计复习题绪论1．画出集成电路设计与制造的主要流程框架。

2．集成电路分类情况如何？集成电路设计1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。

（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。

为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。

10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点?4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7. IP的基本概念和IP分类8.什么是可综合RTL代码?9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。

11.什么是触发器的建立时间（Setup Time），试画图进行说明。

12.什么是触发器的保持时间（Hold Time），试画图进行说明。

13. 什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。

绪论1、 画出集成电路设计与制造的主要流程框架。

2、集成电路分类情况如何？集成电路设计1． 层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路B iCMOS B iMOS 型B iMOS CMOS NMOS PMOS 型MOS双极型单片集成电路按结构分类集成电路这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。

(整理)集成电路设计习题答案1-5章

(整理)集成电路设计习题答案1-5章

CH11．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。

MOORE定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。

拥有设计人才和技术，但不拥有生产线。

特点：电路设计，工艺制造，封装分立运行。

环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。

意义：降低成本。

4．集成电路设计需要哪四个方面的知识？系统，电路，工具，工艺方面的知识CH21．为什么硅材料在集成电路技术中起着举足轻重的作用 ?原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点? P10,11 3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4．说出多晶硅在CMOS工艺中的作用。

P13 5．列出你知道的异质半导体材料系统。

GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎样形成的，有什么特点?SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。

特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点？肖特基接触：阻挡层具有类似PN结的伏安特性。

欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。

8. 简述双极型晶体管和MOS晶体管的工作原理。

P19,21CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。

意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。

外延方法:液态生长，气相外延生长，金属有机物气相外延生长2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。

《超大规模集成电路设计》考试习题(含答案)完整版分析

《超大规模集成电路设计》考试习题(含答案)完整版分析

1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？集成电路的发展过程:•小规模集成电路(Small Scale IC，SSI)•中规模集成电路(Medium Scale IC，MSI)•大规模集成电路(Large Scale IC，LSI)•超大规模集成电路(Very Large Scale IC，VLSI)•特大规模集成电路(Ultra Large Scale IC，ULSI)•巨大规模集成电路(Gigantic Scale IC，GSI）划分集成电路规模的标准2．超大规模集成电路有哪些优点？1. 降低生产成本VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少.2.提高工作速度VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得.3. 降低功耗芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降.4. 简化逻辑电路芯片内部电路受干扰小,电路可简化.5.优越的可靠性采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。

6.体积小重量轻7.缩短电子产品的设计和组装周期一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度.3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。

1、形成N阱2、形成P阱3、推阱4、形成场隔离区5、形成多晶硅栅6、形成硅化物7、形成N管源漏区8、形成P管源漏区9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？互连线的要求低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化）与器件之间的接触电阻低长期可靠工作可能的互连线材料金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率）5．在进行版图设计时为什么要制定版图设计规则？—片集成电路上有成千上万个晶体管和电阻等元件以及大量的连线。

(参考资料)数字集成电路课后习题1-4章作业解析

(参考资料)数字集成电路课后习题1-4章作业解析

QB0 =−3×10−7 C / cm××1100−−76
=−0.188 V
= QOX COX
6= ×1011.16××11.60−×610−19
0.06 V
VT0 =−0.99 − (−0.88) − (−0.188) − 0.060 =+0.018 V
计算 PMOS 器件的阈值电压：
VGS −VT + EC L
(1.2 − 0.4)(6)(0.2) 1.2 − = 0.4 + (6)(0.2)
0.48V
VDS = 0.2V
∴ VDS < VDSAT
d. 饱和
VGS>VT，VD > VG 肯定工作在饱和区。对于长沟道器件，如果满足这个关系 就工作在饱和区。而发生速度饱和的短沟道器件的 VDSAT 比长沟道器件的要 小，如果电压偏置能使长沟道器件饱和，那么肯定能使速度饱和的短沟道器件 饱和。
VGS = VG −VS = 1.2 −1.1 = 0.1V V=T V= T 0 0.4V ∴ VGS < VT
c. 线性
VGS = VG −VS = 1.2 − 0 = 1.2V V=T V= T 0 0.4V ∴ VGS > VT
不在饱和区的判断依据：
= VDSAT
(= VGS −VT ) EC L
(N 型)
对于(b)中的 PMOS 器件：
NI
= − QI q
= − (1.6
×10−6 )(1.24 1.6 ×10−19
−
0.4)
= 8.4 ×1012 ions / cm2
(P 型)
d) 从上面的计算可以看到，NMOS 用 N 型多晶硅栅和 PMOS 用 P 型多晶硅栅算得的阈值 电压比较小，在沟道区使用与衬底相同的离子掺杂即可调整到期望值(NMOS：P 型注 入；PMOS：N 型注入)。如果我们在 MOS 管的栅极中采用跟衬底相同类型的离子注 入，得到的阈值电压很大，偏离期望值很多，调整起来比较困难。另外，源极和漏极 的制作过程采用自对准工艺，如果栅极的注入类型和源漏一致，一步即可完成离子注 入，简化了器件制作的工艺流程。

集成电路设计基础_华中科技大学中国大学mooc课后章节答案期末考试题库2023年

集成电路设计基础_华中科技大学中国大学mooc课后章节答案期末考试题库2023年

集成电路设计基础_华中科技大学中国大学mooc课后章节答案期末考试题库2023年1.画小信号等效电路时，恒定电流源视为。

答案:开路2.模拟集成电路设计中可使用小信号分析方法的是。

答案:增益3.模拟集成电路设计中可使用大信号分析方法的是（）。

答案:输出摆幅4.题1-1-1 中国高端芯片联盟正式成立时间是：。

答案:2016年7月5.题1-1-2 如下不是集成电路产业特性的是：。

答案:低风险6.题1-1-3 摩尔定律是指集成电路上可容纳的晶体管数目，约每隔：个月便会增加一倍，性能也将提升一倍。

答案:187.MOS管的小信号模型中，体现沟长调制效应的参数是（）。

答案:8.工作在饱和区的MOS管，可以被看作是一个。

答案:电压控制电流源9.下图中的MOS管工作在区（假定Vth=0.7V）。

【图片】答案:饱和区10.一个MOS管的本征增益表述错误的是。

答案:与MOS管电流无关11.工作在区的MOS管，其跨导是恒定值。

答案:饱和12.MOS管中相对最大的寄生电容是。

答案:栅极氧化层电容13.MOS管的小信号输出电阻【图片】是由MOS管的效应产生的。

答案:沟长调制14.题1-1-4 摩尔定律之后，集成电路发展有三条主线，以下不是集成电路发展主线的是：。

答案:SoC15.题1-1-5 单个芯片上集成约50万个器件，按照规模划分，该芯片为：。

答案:VLSI16.题1-1-6 年发明了世界上第一个点接触型晶体管。

答案:194717.题1-1-7 年发明了世界上第一块集成电路。

答案:195818.题1-1-8 FinFET等多种新结构器件的发明人是：。

答案:胡正明19.题1-1-9 集成电路代工产业的缔造者：。

答案:张忠谋20.题1-1-10 世界第一块集成电路发明者：。

答案:基尔比21.MOS管一旦出现现象，此时的MOS管将进入饱和区。

答案:夹断22.MOS管从不导通到导通过程中，最先出现的是。

答案:耗尽23.在CMOS模拟集成电路设计中，我们一般让MOS管工作在区。

《集成电路设计(第2版)》习题答案10-12章

《集成电路设计(第2版)》习题答案10-12章
尝试编写一个时钟发生器程序。 时钟发生器 CLKGEN 利用外来时钟信号 clk 生成一系列时钟信号 clk1,alu_ena,fench,并送 往 CPU 的其他部件。其中，fetch 是控制信号，clk 的 8 分频信号。当 fetch 高电平时，使 clk 能触发 CPU 控制开始执行一条指令；同时 fetch 信号还将 CLK1 CLKGEN 控制地址多路器输出指令地址和数据地址。Clk 信号用作 CLK ALU_CLK 指令寄存器、累加器、状态控制器的时钟信号。Alu_ena RESET FETCH 则用于控制算术逻辑运算单元的操作。 图是时钟发生器的 原理图。 ‘timescale 1ns/1ns module clk_gen(clk,reset,fetch,alu_ena); input clk,reset; output fetch,aluena; wire clk,reset; reg[7:0] state; parameter S1=8’b00000001; S2=8’b00000010; S3=8’b00000100; S4=8’b00001000; S5=8’b00010000; S6=8’b00100000; S7=8’b01000000; S8=8’b10000000; always @(posedge clk) if(reset) begin fetch<=0; alu_ena<=0; state<=idle; end else begin case(state) S1: begin alu_ena<=1; state<=S2; end S2: begin alu_ena<=0; state<=S3;
图10.40 反相器链驱动结构 4．列出CMOS存储器的分类和各自的特点。 分类： 半导体存储器按数据存取方式的不同可分为随机存储器 （RAM） 和只读存储器 （ROM） . 基 于单个数据存储单元的工作原理，RAM 主要分为两大类：动态存储器(DRAM)和静态存储器 (SRAM)。 而在ROM中根据数据存储(写入数据)方式的不同， 可分为掩膜ROM 和可编ROM(PROM)。 可编程ROM 又可进一步分为熔丝型ROM、 可擦除PROM(EPROM)、 电可擦除PROM(EEPROM)和闪存 （Flash），下图概括了存储器的分类。

篇章习题解答浙大版集成电路课后答案

篇章习题解答浙大版集成电路课后答案

第四章功率变换电路题3.4.1一双电源互补对称电路如图题3.4.1所示，设已知V CC =12V ，R L =16Ω，v I 为正弦波。

求：(1)在三极管的饱和压降V CES 可以忽略不计的条件下，负载上可能得到的最大输出功率Pom=?；(2)每个管子允许的管耗P Cm 至少应为多少?(3)每个管子的耐压｜V (BR)CEO ｜应大于多少?图题3.4.1解：(1)负载上可能得到的最大输出电压幅度V om =12V(W 5.416212222=⨯==L om omR V P ) (2)(W)9.02.0(max)==om CM p P ∴CM P ≥0.9W (3)CEO BR V )(≥24V题3.4.2在图题3.4.2所示的OTL 功放电路中，设R L =8Ω，管子的饱和压降｜ＶCES ｜可以忽略不计。

若要求最大不失真输出功率(不考虑交越失真)为9W ，则电源电压V CC 至少应为多大?(已知v i 为正弦电压。

) 图题3.4.2解：W 982)21(2)21(22(max)=⨯==CC L CC om V R V PV CC =24(V)∴电源电压V CC 至少24V题3.4.3OTL 放大电路如图题3.4.3所示，设T 1、T 2特性完全对称，v i 为正弦电压，V CC =10V ，R L =16Ω。

试回答下列问题：(1)静态时，电容C 2两端的电压应是多少?调整哪个电阻能满足这一要求? (2)动态时，若输出电压波形出现交越失真，应调整哪个电阻?如何调整?(3)若R 1=R 3=1.2k Ω，T 1、T 2管的β=50,｜V BE ｜=0.7V,Pcm=200mW,假设D 1、D 2、R 2中任意一个开路，将会产生什么后果?图题3.4.3解：(1)静态时，电容C 2两端的电压应为5V 。

调整R 1、R 3，可调整上、下两部分电路的对称性，从而使C 2两端电压为5V 。

(2)若出现交越失真，应调大R 2，使b １b 2间电压增大，提供较大的静态电流。

集成电路版图设计习题答案第一章半导体器件理论基础

集成电路版图设计习题答案第一章半导体器件理论基础

集成电路版图设计习题答案第1章半导体器件理论基础【习题答案】1．如何理解本征半导体和掺杂半导体材料的导电机理。

答：本征半导体就是一块没有杂质和缺陷的半导体，其晶格结构是完美的，在其内部除了硅原子外没有其它任何原子，因此是纯净的。

在绝对零度附近，本征半导体的共价键是完整的、饱和的，无本征激发，自然没有电子和空穴；当温度升高时，本征激发过程产生了电子和空穴，这些本征载流子的浓度虽然很低，但仍然可以导电。

在杂质半导体材料中，由于掺入杂质的数量远大于硅的本征载流子浓度，因此这些半导体材料的导电性不是由本征激发产生的载流子决定，而是受控于材料中所掺入的杂质（包括杂质的数量和类型）。

在半导体中可以掺入各种各样的杂质，但为了更好的控制半导体材料的导电性，通常掺入元素周期表中的III、V族元素。

杂质半导体的导电能力通常高于本征半导体。

2．如何理解空穴的导电机理。

答：空穴的导电作用如下图所示。

在下图中，位置（1）有一个空穴，它附近的价键上的电子就可以过来填补这个空位，例如从位置(2)跑一个价键电子到位置(1)去，但在位置（2）却留下了一个空位，相当于空穴从位置(1)移动到位置(2)去了。

同样，如果从位置(3)又跑一个电子到位置(2)去，空穴就又从位置(2)跑到位置(3)，……。

如果用虚线箭头代表空穴移动的方向，实线箭头代表价键电子移动的方向，就可以看出，空穴的移动可以等效于价键电子在相反方向的移动。

图空穴的导电作用3．简述PN结的结构与导电特性。

答：在一块半导体材料中，如果一部分是N型区，另一部分是P型区，那么在N型区和P型区的交界面处就形成了PN结（简称为结）。

当P型区和N型区相接触时，一些空穴就从P型区扩散到N型区中。

同样，一些电子也从N型中扩散到P型区中。

扩散的结果是在N型区和P型区的交界面处的两侧形成了带正、负电荷的区域，称为空间电荷区。

在空间电荷区内由于存在正负离子将形成电场，这个电场称为自建电场，电场的方向从N型区指向P型区。

集成电路设计学习思考题参考答案

集成电路设计学习思考题参考答案

集成电路设计学习思考题参考答案参考答案一、概念题：1、微电子学：主要是研究电子或离子在固体材料中的运动规律及应用，并利用它实现信号处理功能的科学，是电子学的分支，其目的是实现电路和系统的集成，这种集成的电路和系统又称为集成电路和集成系统。

2、集成电路：（Integrated Circuit，缩写为IC）是指通过一系列特定的加工工艺，将多个晶体管、二极管等有源器件和电阻、电容器等无源器件，按照一定的电路连接集成在一块半导体单晶片（如硅或GaAs等）或者说陶瓷等基片上，作为一个不可分割的整体执行某一特定功能的电路组件。

3、综合：从设计的高层次向低层次转换的过程，它是在给定了电路应实现的功能和实现此电路的约速条件（如速度、功耗、成本、电路类型等），找到满足上述要求的目标结构的过程。

如果是靠人工完成，通常简单地称之为设计；而依靠EDA 工具自动生成，则称之为综合。

4、模拟验证：指对实际系统加以抽象，提取其模型，输入计算机，然后将外部激励信号施加于此模型，通过观察模型在激励信号作用下的反应，判断该系统是否实现预期的功能。

5、计算机辅助测试（CAT）技术：把测试向量作为测试输入激励，利用故障模拟器，计算测试向量的故障覆盖率，并根据获得的故障辞典进行故障定位的技术。

6、图形转换技术：是指将掩膜板上设计好的图形转移到硅片上的技术，包括光刻与刻蚀技术。

7、薄膜制备技术：指通过一定的工序，在衬底表面生产成一层薄膜的技术，此薄膜可以是作为后序加工的选择性的保护膜，作为电绝缘的绝缘膜，器件制作区的外延层，起电气连接作用的金属膜等。

8、掺杂：是指将需要的杂质掺入特定的半导体区域中以达到改变半导体电学性质，形成PN结、电阻、欧姆接触等各种结构的目的。

9、系统功能设计：是最高一级的设计，主要是指根据所设计系统的要求（包括芯片的功能、性能、尺寸、功耗等），进行功能划分和数据流、控制流的设计，完成功能设计。

10、逻辑设计：是指确定满足一定逻辑功能的由逻辑单元组成的逻辑结构，其输出一般是网表和逻辑图。

《集成电路设计(第2版)》习题答案10-12章

《集成电路设计(第2版)》习题答案10-12章

第11章
1. 简述VLSI 设计的一般流程和涉及的问题。 典型的设计流程被划分成三个综合阶段：高层综合、逻辑综合和物理综合。 高层综合也称行为级综合， 它是将系统的行为、 各个组成部分的功能及输入和输出， 用硬件描述语言HDL（如VHDL和Verilog）加以描述，然后进行行为级综合，同时通过高 层次硬件仿真进行验证。 逻辑综合将逻辑级行为描述转化成使用门级单元的结构描述（门级结构描述称为网 表描述），同时还要进行门级逻辑仿真和测试综合。 物理综合也称版图综合，它的任务是将门级网表自动转化成版图。这时对每个单元 确定其几何形状、大小及位置，确定单元间的连接关系。
特点： （1）RAM随机存储器又称为读写存储器，可以“随时”进行读、写操作。RAM必须保持供 电，否则其保存的信息将消失。 DRAM: DRAM单元数据必须周期性地进行读出和重写(刷新)，即使存储阵列中没有存储 数据也要如此。由于DRAM 成本低、密度高，因此在PC、大型计算机和工作站中广泛用做主 存储器。 SRAM：SRAM只要不掉电，即使不刷新，数据也不会丢失。由于SARM存取速度高、功耗 低，因此主要作为微处理器、大型机、工作站以及许多便携设备的高速缓冲存储器。 （2） ROM只读存储器在正常运行中只能够对已存储的内容进行读取， 而不允许对存储 的数据进行修改。ROM存储器数据不易丢失，即使在掉电和不刷新的情况下，所存数据也会 保存完好。 掩膜ROM的数据在芯片生产时用光电掩膜写入，其电路简单，集成度高，大批量生产 时价格便宜。 在可编程ROM中， 熔丝型ROM中的数据是通过外加电流把所选熔丝烧断而写入的， 一旦写入后数据就不能再进行擦除和修改。 而EPROM、 EEPROM 中的数据分别可以通过紫外光 照射擦除和电擦除，然后重新写入。闪存(flash)与EEPROM 很相似，它所保存的数据也可通 过外加高电压来擦除，其写入速度比EEPROM更快。

集成电路版图设计习题答案第八章MOS场效应晶体管

集成电路版图设计习题答案第八章MOS场效应晶体管

集成电路版图设计习题答案第8章 MOS场效应晶体管【习题答案】1．请画出MOS晶体管的结构示意图。

答：2．请简述MOS晶体管各个版图层的作用。

●答：阱层（Well）：阱层定义在衬底上制备阱的区域。

NMOS管制备在P型衬底上，PMOS管制备在N型衬底上。

一块原始的半导体材料，掺入的杂质类型只能有一种，即该衬底不是N型就是P型。

如果不对衬底进行加工处理的话，该衬底只能制备一种MOS晶体管。

CMOS集成电路是把NMOS晶体管和PMOS晶体管制备在同一个硅片衬底上，为了能够制造CMOS集成电路，需要对衬底进行处理，利用掺杂工艺在衬底上形成一个区域，该区域的掺杂类型和衬底的掺杂类型相反，这个区域就称为阱。

●有源区层（Active）：有源区层的作用是在衬底上定义制作有源区的区域，该区域包括源区、漏区和沟道。

在衬底上淀积厚氧化层，利用光刻和刻蚀工艺在衬底上开窗口并把厚氧化层除去就可形成有源区，有源区之外的区域是场区。

显然，MOS管必须而且只能制备在有源区内。

●多晶硅层（Poly）：多晶硅层的作用是定义制作多晶硅材料的区域。

最早的MOS集成电路制造工艺只能制备一层多晶硅，而现在已经有能够制备两层多晶硅的工艺了。

对于双层多晶硅工艺，第一层多晶硅主要用来制作栅极、导线和多晶硅—多晶硅电容的下极板，第二层多晶硅主要用来制作多晶硅电阻和多晶硅－多晶硅电容的上极板。

双层多晶硅工艺具有多晶硅1和多晶硅2这两个版图层。

●P+注入层和N+注入层（P+implant和N+ implant）：P+注入层定义注入P+杂质离子的区域，而N+注入层定义注入N+杂质离子的区域。

由于NMOS晶体管和PMOS晶体管的结构相同，只是源漏区的掺杂类型相反。

同时，有源区层只是定义了源区、漏区和沟道的区域，却没有说明源区和漏区的掺杂类型。

P+注入层和N+注入层说明了注入杂质的类型，也就是说明了有源区的导电类型，实现了NMOS晶体管和PMOS晶体管的区分。

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CH1
1．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？
晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。

MOORE定律
2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。

拥有设计人才和技术，但不拥有生产线。

特点：电路设计，工艺制造，封装分立运行。

环境：IC产业生产能力剩余，人们需要更多的功能芯片设计
3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？
MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。

意义：降低成本。

4．集成电路设计需要哪四个方面的知识？
系统，电路，工具，工艺方面的知识
CH2
1．为什么硅材料在集成电路技术中起着举足轻重的作用?
原材料来源丰富，技术成熟，硅基产品价格低廉
2．GaAs和InP材料各有哪些特点? P10,11
3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？
接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触
4．说出多晶硅在CMOS工艺中的作用。

P13
5．列出你知道的异质半导体材料系统。

GaAs/AlGaAs, InP/ InGaAs, Si/SiGe,
6．SOI材料是怎样形成的，有什么特点?
SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。

特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低
7. 肖特基接触和欧姆型接触各有什么特点？
肖特基接触：阻挡层具有类似PN结的伏安特性。

欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。

8. 简述双极型晶体管和MOS晶体管的工作原理。

P19,21
CH3
1．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。

意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。

外延方法:液态生长，气相外延生长，金属有机物气相外延生长
2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。

P28,29
3．写出光刻的作用，光刻有哪两种曝光方式？作用：把掩膜上的图形转换成晶圆上的器件结构。

曝光方式有接触与非接触两种。

4．X射线制版和直接电子束直写技术替代光刻技术有什么优缺点？
X 射线（X-ray）具有比可见光短得多的波长，可用来制作更高分辨率的掩膜版。

电子束
扫描法，，由于高速电子的波长很短，分辨率很高
5． 说出半导体工艺中掺杂的作用，举出两种掺杂方法，并比较其优缺点。

热扩散掺杂和离子注入法。

与热扩散相比，离子注入法的优点如下：1.掺杂的过程可通过调整杂质剂量与能量来精确控制杂质分布。

2.可进行小剂量的掺杂。

3.可进行极小深度的掺杂。

4.较低的工业温度，故光刻胶可用作掩膜。

5.可供掺杂的离子种类较多，离子注入法也可用于制作隔离岛。

缺点：价格昂贵，大剂量注入时，半导体晶格会遭到严重破坏且难以恢复
6．列出干法和湿法氧化法形成SiO 2的化学反应式。

干氧22SiO O Si →+湿氧22222H SiO O H Si +→+
CH4
1．Si 工艺和GaAs 工艺都有哪些晶体管结构和电路形式？ 见表4.1
2．比较CMOS 工艺和GaAs 工艺的特点。

CMOS 工艺技术成熟，功耗低。

GaAs 工艺技术不成熟，工作频率高。

3. 什么是MOS 工艺的特征尺寸？
工艺可以实现的平面结构的最小宽度，通常指最小栅长。

4. 为什么硅栅工艺取代铝栅工艺成为CMOS 工艺的主流技术？
铝栅工艺缺点是，制造源漏极与制造栅极需要两次掩膜步骤（MASK STEP ），不容易对齐。

硅栅工艺的优点是：自对准的，它无需重叠设计，减小了电容，提高了速度，增加了电路的稳定性。

5. 为什么在栅长相同的情况下NMOS 管速度要高于PMOS 管？
因为电子的迁移率大于空穴的迁移率
6．简述CMOS 工艺的基本工艺流程。

P .52
7．常规N-Well CMOS 工艺需要哪几层掩膜？每层掩膜分别有什么作用？ P50表4.3
CH5
1． 说出MOSFET 的基本结构。

MOSFET 由两个PN 结和一个MOS 电容组成。

2． 写出MOSFET 的基本电流方程。

])[(2
21DS DS T GS l w t V V V V ox OX --∙μ
ξ 3． MOSFET 的饱和电流取决于哪些参数？
饱和电流取决于栅极宽度W ，栅极长度L ，栅-源之间压降GS V ，阈值电压T V ，氧化层厚度OX t ，氧化层介电常数OX ξ
4． 为什么说MOSFET 是平方率器件？
因为MOSFET 的饱和电流具有平方特性
5． 什么是MOSFET 的阈值电压？它受哪些因素影响？
阈值电压就是将栅极下面的Si 表面从P 型Si 变成N 型Si 所必要的电压。

影响它的因素有4个：材料的功函数之差，SiO2层中可以移动的正离子的影响，氧化层中固定电荷的
影响，界面势阱的影响
6． 什么是MOS 器件的体效应？
由于衬底与源端未连接在一起，而引起的阈值电压的变化叫做体效应。

7． 说明L 、W 对MOSFET 的速度、功耗、驱动能力的影响。

P70，71
8． MOSFET 按比例收缩后对器件特性有什么影响?
DS I 不变，器件占用面积减少，提高电路集成度，减少功耗
9． MOSFET 存在哪些二阶效应？分别是由什么原因引起的？
P .70-73 沟道长度调制效应，体效应，亚阈值效应
10．说明MOSFET 噪声的来源、成因及减小的方法。

噪声来源：热噪声和闪烁噪声。

热噪声是由沟道内载流子的无规则热运动造成的，可通过增加MOS 管的栅宽和偏置电流减少热噪声。

闪烁噪声是由沟道处二氧化硅与硅界面上电子的充放电引起的，增加栅长栅宽可降低闪烁噪声。