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------------------------------------------------------------------------------------------------------------------------------------------------------------北华大学2009-2010 学年第 2 学期 《 EDA 技术及应用 》课程期末考试试卷A一、填空（20分，每空1分）１、常用硬件描述语言有Verilog HDL 、System Verilog 、System C 和（VHDL ）。
２、VHDL 基本语句有（顺序语句）、 （并行语句）和属性和自定义语句。
３、VHDL 的数据对象有常量、变量和（信号）。
5、VHDL 同或逻辑操作符是 （XNOR ） 。
6、VHDL 源程序的文件名应与（实体名称）相同，否则无法通过编译。
7、EDA 设计输入法主要包括（原理图输入法）、（文本输入法） 和（波形输入法）。
8、原理图文件类型后缀名是.GDF ，VHDL 语言文本文件类型的后缀名是（.VHD）。
9、十六进制数16#E#E1对应的十进制数值是（224）。
10、EDA 的设计流程为设计输入、（综合和适配）、仿真、编程下载和硬件测试。
11、常用状态机通常包含说明部分、 （主控时序进程）、（主控组合进程）和辅助进程四个部分。
12、一个完整的VHDL 程序应包含三个基本部分库文件说明、程序包应用说明和（实体和结构体说明）。
13、VHDL 不等于关系运算符是 （ /= ） 。
14、STD_LOGIC_1164程序包是 （IEEE ） 库中最常用的程序包。
15、LPM 是英文（Library of Parameterized Modules ） 的缩写，其中文含义是（ 参数可设置模块库）。
二、选择题1、 在EDA 工具中，能完成在目标系统器件上布局布线软件称为（ C ）A.仿真器B.综合器C.适配器D.下载器2、 在执行MAX+PLUS Ⅱ的（ D ）命令，可以精确分析设计电路输入与输出波形间的延时量。
EDA考试题目及答案一、单项选择题（每题2分，共10题）1. EDA技术中，用于描述数字电路的硬件描述语言是：A. VHDLB. VerilogC. C语言D. Python答案：A2. 在VHDL中，用于定义信号的关键字是：A. variableB. constantC. signalD. type答案：C3. 下列哪个不是Verilog中的测试平台（testbench）组件？A. initial块B. always块C. moduleD. function答案：D4. 在EDA设计中，用于模拟电路行为的软件工具是：A. 仿真器B. 编译器C. 综合器D. 布局器答案：A5. 以下哪个选项不是EDA工具的主要功能？A. 电路设计B. 电路仿真C. 电路测试D. 电路维修答案：D6. 在VHDL中，用于实现组合逻辑的构造块是：A. processB. if语句C. case语句D. all of the above答案：D7. Verilog中，用于描述时序逻辑的关键字是：A. alwaysB. initialC. moduleD. assign答案：A8. 在EDA设计流程中，电路综合通常发生在哪个阶段之后？A. 电路设计B. 电路仿真C. 电路测试D. 电路验证答案：B9. 下列哪个不是VHDL中的并发语句？A. ifB. caseC. loopD. procedure答案：D10. 在Verilog中，用于描述模块间连接的关键字是：A. inputB. outputC. wireD. module答案：C二、多项选择题（每题3分，共5题）1. EDA技术可以应用于以下哪些领域？A. 集成电路设计B. 软件工程C. 电子系统设计D. 机械工程答案：A, C2. VHDL中的哪些构造可以用来描述时序逻辑？A. processB. ifC. whileD. after答案：A, D3. 在Verilog中，哪些关键字用于定义模块的端口？A. inputB. outputC. inoutD. module答案：A, B, C4. EDA工具在设计流程中可以提供哪些辅助功能？A. 设计验证B. 设计优化C. 设计转换D. 设计维护答案：A, B, C5. 在EDA设计中，哪些因素会影响电路的性能？A. 电路复杂度B. 电源电压C. 温度变化D. 材料特性答案：A, B, C, D三、简答题（每题5分，共2题）1. 描述一下在EDA设计中，为什么需要进行电路仿真？答案：在EDA设计中，电路仿真是为了在实际制造电路之前，通过软件模拟电路的行为和性能。
eda期末考试试题及答案EDA期末考试试题及答案一、选择题（每题2分，共20分）1. EDA（电子设计自动化）主要应用于以下哪个领域？A. 机械设计B. 建筑设计C. 电子电路设计D. 软件开发答案：C2. 在EDA软件中，以下哪个不是常见的设计流程？A. 原理图设计B. 电路仿真C. 手动布线D. 封装设计答案：C3. 下列哪个不是EDA工具的组成部分？A. 原理图编辑器B. PCB布局工具C. 3D建模软件D. 仿真分析工具答案：C4. 在EDA设计中，PCB指的是什么？A. 印刷电路板B. 个人计算机C. 程序控制板D. 功率控制板答案：A5. 以下哪个是EDA设计中常用的文件格式？A. .txtB. .pdfC. .schD. .jpg答案：C...（此处省略其他选择题）二、简答题（每题10分，共30分）1. 简述EDA设计流程的主要步骤。
答案：EDA设计流程通常包括原理图设计、电路仿真、PCB布局、布线、封装设计、测试与验证等步骤。
2. 解释什么是PCB布线，并说明其重要性。
答案：PCB布线是指在印刷电路板上将电子元件的引脚通过导电路径连接起来的过程。
布线的重要性在于它直接影响电路的性能、可靠性和生产成本。
3. 描述电路仿真在EDA设计中的作用。
答案：电路仿真在EDA设计中用于模拟电路在不同条件下的行为，帮助设计者预测电路的性能，优化设计，并在实际制造之前发现潜在的问题。
三、计算题（每题15分，共30分）1. 给定一个简单的RC电路，计算其时间常数τ。
答案：时间常数τ是电容C和电阻R的乘积，即τ = R * C。
2. 假设一个电路的输入信号频率为1kHz，计算其周期T。
答案：周期T是频率f的倒数，即T = 1/f = 1/1000Hz = 1ms。
四、设计题（20分）设计一个简单的放大器电路，并使用EDA工具绘制其原理图。
答案：（此处应有原理图，但无法提供图像，故省略）五、论述题（20分）论述在现代电子设计中，EDA工具的重要性及其对设计流程的影响。
EDA考试题题库及答案一、选择题1.一个项目的输入输出端口是定义在(A)A、实体中；B、结构体中；C、任何位置；D、进程中。
2.QuartusII中编译VHDL源程序时要求(C)A、文件名和实体可以不同名；B、文件名和实体名无关；C、文件名和实体名要相同；D、不确定。
3.VHDL语言中变量定义的位置是(D)A、实体中中任何位置；B、实体中特定位置；C、结构体中任何位置；D、结构体中特定位置。
4.可以不必声明而直接引用的数据类型是(C)A、STD_LOGIC；B、STD_LOGIC_VECTOR；C、BIT；D、ARRAY。
5.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是(C)A、FPGA全称为复杂可编程逻辑器件；B、FPGA是基于乘积项结构的可编程逻辑器件；C、基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D、在Altera公司生产的器件中，MAX7000系列属FPGA结构。
6.下面不属于顺序语句的是(C)A、IF语句；B、LOOP语句；C、PROCESS语句；D、CASE语句。
7.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是(A)A、器件外部特性；B、器件的内部功能；C、器件的综合约束；D、器件外部特性与内部功能。
8.进程中的信号赋值语句，其信号更新是(C)A、按顺序完成；B、比变量更快完成；C、在进程的最后完成；D、都不对。
9.在EDA工具中，能完成在目标系统器件上布局布线软件称为(C)A、仿真器B、综合器C、适配器D、下载器10.VHDL常用的库是(A)A、IEEE；B、STD；C、WORK；D、PACKAGE。
11.在VHDL中，用语句(D)表示clock的下降沿。
A、clock'EVENT；B、clock'EVENT AND clock='1'；C、clock='0'；D、clock'EVENT AND clock='0'。
eda考试题及答案一、选择题（每题2分，共10分）1. EDA技术中，以下哪个不是数字信号处理的步骤？A. 信号采集B. 信号放大C. 信号滤波D. 信号转换答案：D2. 在EDA中，以下哪个工具不是用于硬件描述语言的？A. VerilogB. VHDLC. MATLABD. SystemVerilog答案：C3. 以下哪个不是FPGA的配置方式？A. 主从模式B. JTAG模式C. 串行模式D. 并行模式答案：D4. 在EDA技术中，以下哪个不是逻辑门？A. 与门B. 或门C. 非门D. 异或门答案：D5. 以下哪个是EDA软件中用于时序分析的工具？A. 波形仿真B. 逻辑仿真C. 时序分析器D. 功能仿真答案：C二、填空题（每题2分，共10分）1. EDA技术的核心是______，它用于设计和验证电子系统。
答案：硬件描述语言2. 在EDA设计流程中，______是将硬件描述语言转换成逻辑电路图的过程。
答案：综合3. FPGA的全称是______，它是一种可编程的逻辑器件。
答案：现场可编程门阵列4. 在EDA中，______是一种用于模拟电路行为的工具，它可以帮助设计者验证电路设计的正确性。
答案：仿真5. 在EDA中，______是一种用于优化电路布局和布线的技术，以减少电路的延迟和功耗。
答案：布局布线三、简答题（每题10分，共20分）1. 简述EDA技术在现代电子设计中的重要性。
答案：EDA技术在现代电子设计中至关重要，因为它提供了一种高效、自动化的方式来设计、模拟和验证复杂的电子系统。
通过使用EDA工具，设计师可以快速迭代设计，减少错误，缩短产品上市时间，并提高电路的性能和可靠性。
2. 描述在EDA设计流程中，仿真测试的主要目的是什么。
答案：仿真测试的主要目的是在实际硬件实现之前验证电路设计的功能正确性和性能指标。
通过仿真，设计师可以检测和修复设计中的错误，优化电路性能，并预测电路在不同工作条件下的行为，从而确保最终产品能够满足设计规格和性能要求。
设计实验与考核1、设计一个带计数使能、异步复位、带进位输出的增1六位二进制计数器，计数结果由共阴极七段数码管显示。
答：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter isport(clk,clk1,en,clr:in std_logic;ledout:out std_logic_vector(6 downto 0);scanout,scanout1,co:out std_logic);end counter;architecture a of counter issignal cnt:std_logic_vector(7 downto 0);signal led:std_logic_vector(6 downto 0);signal scan:std_logic;signal hex:std_logic_vector(3 downto 0);beginprocess(clk)beginif(clk'event and clk='1')thenif en='1'thenif clr='1'thencnt<=(others=>'0');elseif cnt="00111111"thencnt<="00000000";co<='1';elsecnt<=cnt+'1';co<='0';end if;end if;end if;end if;end process;process(clk1)beginif clk1'event and clk1='1'thenscan<=not scan;end if;Scanout=scan;Scanout1=not scan;end process;ledout<=not led;hex<=cnt(7 downto 4) when scan='1'else cnt(3 downto 0);with hex selectled<="1111001"when"0001","0100100"when"0010","0110000"when"0011","0011001"when"0100","0010010"when"0101","0000010"when"0110","1111000"when"0111","0000000"when"1000","0010000"when"1001","0001000"when"1010","0000011"when"1011","1000110"when"1100","0100001"when"1101","0000110"when"1110","0001110"when"1111","1000000"when others;end a;2、设计一个带计数使能、同步复位、带进位输出的增1二十进制计数器，计数结果由共阴极七段数码管显示。
2008～2009学年第一学期EDA技术A卷适用：06级电子信息工程专业EDA技术A一、填空题：（共20分，每空1分）1、在VHDL程序设计中，常用的库有（IEEE库）（STD ）（WORK ）库等。
2、Max_plusII为原理图输入设计配备了各种需要的元件库，它们分别是（基本逻辑元件库）（宏功能元件库）（宏功能块LPM库）。
3、采用原理图输入设计的文件后缀为（.gdf ），采用波形图输入设计的文件后缀为（.wdf ）4、在VHDL中的数值类属性测试函数主要有（left）（right）（high ）和LOW。
5、FPGA/CPLD的设计流程为（设计输入）、（综合）（适配）（时序仿真与功能仿真）（编程下载）（硬件测试）。
6、若D<= “11” & ‘00’ & “01”，则D的值为（“110001”）。
7、若定义W : BUFFER STD_LOGIC_VECTOR(0 TO 5)，程序中有W<=“100111”；则W(2)的值为（0 ）。
8、定义signal f,g:std_logic_vector(5 downto 0); 若f的值为“101011”，若执行g<=(5=>f(1),4=>’1’, others=>f(4)); 则g的值是（110000 ）。
二、简答题：（共10分）1、VHDL程序一般包括几个组成部分，每部分的作用是什么？答：VHDL程序一般包括3个组成部分，它们是（1）实体，它描述的是电路器件的端口构成和信号属性；（2）结构体，描述设计实体的内部结构和外部设计实体端口间的逻辑关系；（3）库及程序包的声明，在设计实体中的语句可以使用库中相应程序包的数据和文件。
2、什么叫顺序语句，它的适用范围是什么？VHDL有那几种基本的顺序语句？答：执行顺序与它们的书写顺序基本一致的语句叫顺序语句，顺序语句只能出现在进程和子程序中，子程序包括函数和过程。
EDA试题题库及参考答案一、选择题：1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：___D__A. CPLD是基于查找表结构的可编程逻辑器件B. CPLD 即是现场可编程逻辑器件的英文简称C. 早期的CPLD是从FPGA的结构扩展而来D. 在Xilinx公司生产的器件中，XC9500系列属CPLD 结构2．基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_________DA．①②③④B.②①④③C．④③②①D．②④③①3．下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：__________BA．原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B．原理图输入设计方法多用于较规范、规模不大的电路设计，和HDL代码描述方法均可以被综合，相得益彰C．原理图输入设计方法无法对电路进行功能描述 D．原理图输入设计方法不适合进行层次化设计4．在VHDL语言中，下列对进程语句的语句结构及语法规则的描述中，不正确的是：_______DA．PROCESS为一无限循环语句B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动 C．当前进程中声明的变量不可用于其他进程D．进程说明语句部分、并行语句部分和敏感信号参数表三部分组成 5．对于信号和变量的说法，哪一个是不正确的：_________AA．信号用于作为进程中局部数据存储单元 B．变量的赋值是立即完成的C．信号在整个结构体内的任何地方都能适用 D．变量和信号的赋值符号不一样6．进程中的信号赋值语句，其信号更新是___C____。
A．按顺序完成； B．比变量更快完成； C．在进程的最后完成； D．都不对。
7． VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：_______DA．IEEE库 B．VITAL库 C．STD库 D．WORK工作库8． VHDL语言是一种结构化设计语言；一个设计实体包括实体与结构体两部分，结构体描述___________。
第一章 EDA概述一、填空题1．2000年推出的Pentium 4微处理器芯片的集成度达——万只晶体管。
2．一般把EDA技术的发展分为——、——和——三个阶段。
3．在EDA发展的——阶段，人们只能借助计算机对电路进行模拟、预测，以及辅助进行集成电路版图编辑、印刷电路板(PcB)布局布线等工作。
4．在EDA发展的——阶段，人们可以将计算机作为单点设计工具，并建立各种单元库，开始用计算机将许多单点工具集成在一起使用。
5．EDA设计流程包括——、——、——和——四个步骤。
6．EDA的设计验证包括——、——和——三个过程。
7．EDA的设计输入主要包括——、——和———。
8．文本输入是指采用——进行电路设计的方式。
9．功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为——。
10．时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为——或——。
11．当前最流行的并成为1EEE标准的硬件描述语言包括————和——。
12．采用PLD进行的数字系统设计，是基于芯片的设计或称之为——的设计。
13．硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为——的设计法。
14．EDA工具大致可以分为——、——、———、———和——等五个模块。
15．将硬件描述语吉转化为硬件电路的重要工具软件称为——————。
二、单项选择题1．将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为( )。
①设计输入②设计输出③仿真④综合2．一般把EDA技术的发展分为( )几个阶段。
①2 ②3 ③4 ④53．AHDL属于( )描述语言。
①普通硬件②行为③高级④低级4．vHDL属于( )描述语言。
①普通硬件②行为③高级④低级5．包括设计编译和检查、逻辑优化和综合、适配和分割、布局和布线，生成编程数据文件等操作的过程称为( )。
一、选择题：（20分）1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：___D__A. CPLD是基于查找表结构的可编程逻辑器件B. CPLD即是现场可编程逻辑器件的英文简称C. 早期的CPLD是从FPGA的结构扩展而来D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构2．基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_________DA．①②③④ B.②①④③C．④③②①D．②④③①3．下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：__________BA．原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B．原理图输入设计方法多用于较规范、规模不大的电路设计，和HDL代码描述方法均可以被综合，相得益彰C．原理图输入设计方法无法对电路进行功能描述D．原理图输入设计方法不适合进行层次化设计4．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：_______DA．PROCESS为一无限循环语句B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C．当前进程中声明的变量不可用于其他进程D．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成5．对于信号和变量的说法，哪一个是不正确的：_________AA．信号用于作为进程中局部数据存储单元B．变量的赋值是立即完成的C．信号在整个结构体内的任何地方都能适用D．变量和信号的赋值符号不一样6．进程中的信号赋值语句，其信号更新是___C____。
A．按顺序完成；B．比变量更快完成；C．在进程的最后完成；D．都不对。
7．VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：_______D A．IEEE库B．VITAL库C．STD库D．WORK工作库8．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。
1．请画出下段程序的真值表，并说明该电路的功能。
LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY aaa ISPORT( oe,dir :IN STD_LOGIC ;a,b : INOUT STD_LOGIC_VECTOR(7 DOWNTO 0 ) ;END aaa ;ARCHITECTURE ar OF aaa ISBEGINPROCESS(oe , dir ) 输入输出BEGIN a1 a0 x3 x2 x1 x0 IF oe=’0’THEN a<=”zzzzzzzz”; b<=”zzzzzzzz”; 0 0 0 0 0 1 ELSIF oe=’1’THEN 0 1 0 0 1 0 IF dir=’0’THEN b<=a; 1 0 0 1 0 0ELSIF dir=’1’THEN a<=b; 1 1 1 0 0 0ENDIF;END IF ;END PROCESS ;END ar ;功能为：2－4译码器…………………………………………..4分2．请说明下段程序的功能，写出真值表，并画出输入输出波形。
LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.all;USE ieee.std_logic_unsigned.all;ENTITY aaa ISPORT( reset,clk: IN STD_LOGIC;q: BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0));END aaa;ARCHITECTURE bd OF aaa ISBEGINPROCESS(clk,reset)BEGINIF (reset='0') THEN q<="000";ELSIF (clk'event AND clk='1') THENIF (q=5) THEN q<="000";ELSE q<=q+1;END IF;END IF;END PROCESS;END bd;功能为：带进位借位的4位加/减法器。
…………………………………..3分输入输出波形图如下：………………………………………………………7分mb[3..0]c[3..0]d1. 试用VHDL语言编程实现74LS273芯片的功能。
LIBRARY ieee;USE ieee.std_logic_1164.ALL; 2’ENTITY ls273 IS 1’PORT(clr, clk : IN std_logic;d : IN std_logic_vector(7 DOWNTO 0 );q : OUT std_logic_vector(7 DOWNTO 0 ); 4’);END ls273;ARCHITECTURE lock8 OF ls273 IS 1’BEGINPROCESS ( clk ) 1’BEGINIF (CLR=’0’) THEN q<=”00000000” ; 2’ELSEIF (clk’event AND clk=’1’) THEN q<=d; 3’ELSEIF ( clk=’0’ ) THEN q<=q; 1’END IF;END PROCESS;END lock8;3. 请用VHDL语言编程实现一个状态向量发生器。
LIBRARY ieee;USE ieee.std_logic_1164.ALL; 2’ENTITY stas IS 1’PORT(cp, rst : IN std_logic;p : BUFFER std_logic_vector(7 DOWNTO 0 ); 2’);END stas;ARCHITECTURE arstas OF stas IS 1’BEGINPROCESS (cp ) 1’BEGINIF(rst=”0”) THEN p<=”00000000”; 1’ELSEIF (cp’event AND cp=’1’ ) 1’WITH p SELECTp<= ”10101010”WHEN “00000000”;”01010101”WHEN “10101010”;”00001111”WHEN “01010101”;”11110000”WHEN “00001111”;”11111111”WHEN “11110000”;”00000000”WHEN “11111111”;”00000000”WHEN OTHERS; 6’END IFEND PROCESS;END arstas;1. 阅读下段程序，画出该电路的真值表，并详细说明该电路的功能。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ab_8 ISPORT( a, b : IN STD_LOGIC_VECTOR(7 DOWNTO 0);ahb, alb, aeb: OUT STD_LOGIC);END ab_8;ARCHITECTURE bd OF ab_8 ISBEGINPROCESS(a,b)BEGINIF a>b THEN ahb<=’1’; alb<=’0’; aeb<=’0’;ELSIF a<b THEN ahb<=’0’; alb<=’1’; aeb<=’0’;ELSE ahb<=’0’; alb<=’0’; aeb<=’1’;END IF;END PROCESS;END bd;1.（1（2）该电路是一个8位两输入比较器，（2’）a、b是两个8位输入端；（1’）ahb、alb和aeb为比较结果输出端，某种比较结果为真时，相应的输出端为“1”，其余端输出为“0”。
（2’）1.试用VHDL语言编程实现一个2-4译码器，其真表如下：2-4译码器码参考程序如下：（答案不唯一，用case语句、with…select语句都可以。
）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; (1’)ENTITY ym24 ISPORT( en : IN STD_LOGIC;select : OUT STD_LOGIC_VECTOR(1 DOWNTO 0);y : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) (3’));END ym24;ARCHITECTURE bd OF ym24 ISBEGINPROCESS(en) (1’)IF (en=’1’) THENy<= ”1110”WHEN select=”00”ELSE”1101”WHEN select =”01”ELSE”1011”WHEN select =”10”ELSE”0111”WHEN select =”11”ELSE (4’)”1111”;ELSE y<=”1111”;END PROCESS;END bd;2.试用VHDL语言设计一个六路8位总线复用器，其中A、B、C、D、E、F都是8位输入总线，Q为8位输出总线，S为3位选择端，其功能如下：六路8位总线复用器参考程序：（答案不唯一）LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY mux6 IS (1’)PORT( S : IN std_logic_vector(2 DOWNTO 0);A,B,C,D,E,F: IN std_logic_vector(7 DOWNTO 0);Q: OUT std_logic_vector(7 DOWNTO 0)); (3’)END mux6;ARCHITECTURE bd OF mux6 ISBEGINPROCESS(S)BEGIN (1’)CASE S ISWHEN "000"=>Q<=A;WHEN "001"=>Q<=B;WHEN "010"=>Q<=C;WHEN "011"=>Q<=D;WHEN "100"=>Q<=E;WHEN "101"=>Q<=F;WHEN OTHERS=>Q<="00000000"; (4’)END CASE;END PROCESS;END bd;2、已知三选一电路如图，判断下列程序是否有错误，如有则指出错误所在，并给出完整程序。
（10分）library ieee;use ieee.std_logic_1164.all;ENTITY MAX isport(a1,a2,a3,s0,s1:in bit;outy:out bit);end max; （2’）architecture one of max iscomponent mux21aport(a,b,s:in std_logic;y:out std_logic);end component; （2’）signal temp std_logic; （2’）beginu1:mux21a port map(a2,a3,s0,temp); （2’）u2:mux21a port map(a1,temp,s1,outy); （2’）end one;1. 已知电路原理图如下，请用VHDL语言编写其程序答：library ieee;use ieee.std_logic_1164.all;entity mux21 isport(a,b,s:in bit;y:out bit);end mux21; （4’）architecture one of mux21 issingle d,e:bit;begind<=a and (not)s;e<=b and s;y<=d or e;end one;2. 设计一个带有异步清零功能的十进制计数器。
计数器时钟clk上升沿有效、清零端CLRN、进位输出co。
答：library ieee;use ieee.std_logic_1164.all;entity counter10 isport(clk,CLRN:in std_logic;dout:out integer range 0 to 9);end counter10; （5’）architecture behav of counter10 ISbeginprocess(clk)variable cnt:integer range 0 to 9; （3’）beginIF CLRN='0' THENCNT:=0;ELSIFclk='1'and clk'event thenif cnt=9 thencnt:=0;elsecnt:=cnt+1;end if;end if;dout<=cnt;end process;end behav;（7’）3．1）用VHDL语言编写半加器和或门器件的程序，如图所示：答：半加器程序：library ieee;use ieee.std_logic_1164.all;entity h_adder isport(a,b:in std_logic;co,so:out std_logic);end h_adder; （2’）architecture one of h_adder isbeginso<=not(a xor(not b));co<=a and b;end one; （3’）或门程序：library ieee;use ieee.std_logic_1164.all;entity or2a isport(a,b:in std_logic;c:out std_logic);end or2a; （2’）architecture one of or2a isbeginc<=a or b;end one;2）在上道题目的基础上用元件例化语句设计1位全加器。
