第六章 MOS电路版图设计
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mos开关电路原理图
mos开关电路原理图MOS开关电路原理图。
MOS开关电路是一种常用的电子电路，它具有高速开关和低功耗的特点，广泛应用于数字电路、模拟电路和功率电子领域。
本文将介绍MOS开关电路的原理图及其工作原理。
MOS开关电路由MOS管组成，MOS管是一种场效应晶体管，由金属氧化物半导体构成。
MOS管有N沟道型和P沟道型之分，分别用于NMOS和PMOS开关电路。
NMOS开关电路的原理图如下图所示：[图1，NMOS开关电路原理图]在NMOS开关电路中，当输入端施加高电平时，MOS管导通，输出端接地；当输入端施加低电平时，MOS管截止，输出端高阻。
PMOS开关电路的原理图如下图所示：[图2，PMOS开关电路原理图]在PMOS开关电路中，当输入端施加低电平时，MOS管导通，输出端接地；当输入端施加高电平时，MOS管截止，输出端高阻。
MOS开关电路的工作原理是基于MOS管的导通特性。
当MOS管的栅极施加一定电压时，形成电场，使得沟道导电。
通过控制栅极电压，可以实现MOS管的导通和截止，从而实现开关功能。
MOS开关电路具有高速开关和低功耗的特点，适用于数字信号处理、模拟信号开关和功率控制等领域。
在数字电路中，MOS开关电路可以实现逻辑门、触发器和寄存器等功能；在模拟电路中，MOS开关电路可以实现信号开关、模拟开关和运算放大器等功能；在功率电子领域，MOS开关电路可以实现电源开关、逆变器和变换器等功能。
总之，MOS开关电路是一种功能强大的电子电路，具有广泛的应用前景。
通过合理设计和优化，可以实现高性能、低功耗的电子系统。
希望本文对MOS开关电路的原理和应用有所帮助，谢谢阅读！。
MOS管及简单CMOS逻辑门电路原理图
MOS管及简单CMOS逻辑门电路原理图现代单片机主要是采用C MOS工艺制成的。
1、MOS管 MOS管又分为两种类型：N型和P型。
如下图所示：以N型管为例，2端为控制端，称为“栅极”；3端通常接地，称为“源极”；源极电压记作Vss，1端接正电压，称为“漏极”，漏极电压记作VDD。
要使1端与3端导通，栅极2上要加高电平。
对P型管，栅极、源极、漏极分别为5端、4端、6端。
要使4端与6端导通，栅极5要加低电平。
在CMOS工艺制成的逻辑器件或单片机中，N型管与P型管往往是成对出现的。
同时出现的这两个CMO S2、CMOS逻辑电平高速CMOS电路的电源电压VDD通常为+5V；Vss接地，是0V。
高电平视为逻辑“1”，电平值的范围为：VDD的65%～VDD（或者VDD-1.5V～VDD）低电平视作逻辑“0”，要求不超过V DD的35%或0～1.5V。
+1.5V～+3.5V应看作不确定电平。
在硬件设计中要避免出现不确定电平。
近年来，随着亚微米技术的发展，单片机的电源呈下降趋势。
低电源电压有助于降低功耗。
VDD为3.3V的CMO S器件已大量使用。
在便携式应用中，VDD为2.7V，甚至1.8V的单片机也已经出现。
将来电源电压还会继续下降，降到0.9V，但低于VDD的35%的电平视为逻辑“0”，高于VDD的65%的电平视为逻辑“1”的规律仍然是适用的。
3、非门非门（反向器）是最简单的门电路，由一对CMO S管组成。
其工作原理如下：A端为高电平时，P型管截止，N型管导通，输出端C的电平与Vss保持一致，输出低电平；A端为低电平时，P型管导通，N型管截止，输出端C的电平与VDD一致，输出高电平。
4、与非门与非门工作原理：①、A、B输入均为低电平时，1、2管导通，3、4管截止，C端电压与V DD 一致，输出高电平。
MOS集成电路的版图设计
热电子的F-N隧道电流穿过氧化膜进入浮栅的方法来改变阈
值电压，从而实现存储器的编程和擦除。MOS PROM从器
件结构上分两类：一类是浮栅型，包括浮栅雪崩注入MOS
• ESD（electrostatic Discharge）静电放电损伤
不可恢复的
输入栅保护电路
特点
• 在正常输入电压时，无电流通过 • 当电压升高但远低于栅击穿电压时就会有电流通过 • 对异常电压进行钳位 • 对浪涌电压迅速响应 • 提供从管子放电的路径
最常用的设计是采用电阻-二级管电路
以为λ 单位的设计规则 微米设计规则
版图举例
输入保护电路
倒相器、门电路
总结版图的设计技巧
作业
名词解释
硅栅MOS工艺 SOICMOS
以反向器为例，简要说明P阱CMOS工艺流 程，画出P阱CMOS的剖面图，说明CMOS 电路的主要优点。 由CMOS电路的版图画出其电路图，说明 逻辑关系。（课堂完成）
第五章内容
• MOS集成电路的寄生效应 • CMOS电路中的锁定效应 • MOS集成电路的工艺设计 • MOS集成电路的版图设计规则 • MOS集成电路的版图设计举例
补充
输入缓冲器
作为电平转换的接口电路动大电容（几十、上百pF）
MOS集成电路的版图设计举例
500~800μm2
• 隔离环起到了抑制锁定效应的作用
高速CMOS电路的 输入栅保护电路
图5-35
• 多晶硅电阻、磷扩散电阻 • Dn1和Dn2寄生二极管 • 电路图 • 版图 • 剖面图
MOS集成电路的版图设计举例
输入栅保护电路版图举例 倒相器图形举例 门电路图形举例 版图设计技巧
MOS电路版图及工艺铝布线
Si3N4
P-well
N-Si
4
• 5、光III---N管场区光刻，N管场区注入孔， 以提高场开启，减少闩锁效应及改善阱的接 触。
B+ 光刻胶
P-
N-Si
5
• 6、长场氧，漂去SiO2及Si3N4，然后长栅 氧。
PN-Si
6
• 7、光Ⅳ---p管场区光刻（用光I的负版）， p管场区注入， 调节PMOS管的开启电压， 然后生长多晶硅。
1. 阱——做N阱和P阱封闭图形， 窗口注入形成P管和N管的衬底
24
CMOS反相器版图流程(2)
N diffusion
2. 有源区——做晶体管的区域（G、D、S、B区)， 封闭图形处是氮化硅掩蔽层，该处不会长场氧化层
25
CMOS反相器版图流程(2)
P diffusion
2. 有源区——做晶体管的区域（G、D、S、B区)， 封闭图形处是氮化硅掩蔽层，该处不会长场氧化层
As 光刻胶
PN-Si
10
• 11、长PSG（磷硅玻璃）。
PSG
N+ N+
P+ N-Si
P+
P-
11
• 12、光刻Ⅷ---引线孔光刻。
PSG N+ N+ N-Si P+ P+
P-
12
• 13、光刻Ⅸ---引线孔光刻（反刻Al）。
Al
PSG
S
N+ N+
VDD
D
P+
P+
IN
P
P-
N-Si
OUT D
N S
13
8.7 RS触发器
p.154
P-well
N-Si
4
• 5、光III---N管场区光刻，N管场区注入孔， 以提高场开启，减少闩锁效应及改善阱的接 触。
B+ 光刻胶
P-
N-Si
5
• 6、长场氧，漂去SiO2及Si3N4，然后长栅 氧。
PN-Si
6
• 7、光Ⅳ---p管场区光刻（用光I的负版）， p管场区注入， 调节PMOS管的开启电压， 然后生长多晶硅。
1. 阱——做N阱和P阱封闭图形， 窗口注入形成P管和N管的衬底
24
CMOS反相器版图流程(2)
N diffusion
2. 有源区——做晶体管的区域（G、D、S、B区)， 封闭图形处是氮化硅掩蔽层，该处不会长场氧化层
25
CMOS反相器版图流程(2)
P diffusion
2. 有源区——做晶体管的区域（G、D、S、B区)， 封闭图形处是氮化硅掩蔽层，该处不会长场氧化层
As 光刻胶
PN-Si
10
• 11、长PSG（磷硅玻璃）。
PSG
N+ N+
P+ N-Si
P+
P-
11
• 12、光刻Ⅷ---引线孔光刻。
PSG N+ N+ N-Si P+ P+
P-
12
• 13、光刻Ⅸ---引线孔光刻（反刻Al）。
Al
PSG
S
N+ N+
VDD
D
P+
P+
IN
P
P-
N-Si
OUT D
N S
13
8.7 RS触发器
p.154
第6章---寄生参数
（Cpermicron has a value of about 1.5~2fF/um of gate width）
parameter
cutoff
linear
saturation
Cgb C0= Cox*WL Cgs 0 Cgd 0 Cg= Cgb+ Cgs+ Cgd C0
0 C0/2 C0/2 C0
寄生电容
由于尺寸很小，因此这些寄生参数的值也很小。 对于对电容不敏感的电路，不必担心； 不管是CMOS还是双极型，只要涉及高频，寄生会成为问题。Leabharlann 忽略寄生参数会毁掉你的芯片。
导线尽可能短 减少寄生电容的方法： 采用电容最低的金属层 绕过电路走线
寄生电容
减少寄生电容的方法 - 选择金属层
起主要作用的电容通常是导线与衬底间的电容。 如下图，寄生参数可以把电路1的噪声通过衬底耦合到电路2，所 以要设法使所有的噪声都远离衬底。
寄生电阻
为了降低寄生电阻,就需要确保使用最厚的金属层。正如我们了解 的, 一般情况下, 最厚的金属线具有最低的方块电阻。 如果遇到 相同的金属层厚度,也可以将这几条金属重叠形成并联结构,大大 降低了电阻。 因此, 并联布线是降低大电流路径电阻的有效方法, 而且还能节省一定的面积。
寄生电感
当电路是在一个真正的高频的情况下工作时, 导线也开始存在了 电感效应。 解决寄生电感的方法就是试着去模拟它, 把它当成电 路中的一部分。 首先需要尽早的完成布局,好让电路设计者较早的看到导线究竟能 有多长,然后估计出可能引起的电感。版图设计过程中尤其注意不 要因为电感耦合而影响其它部分。
寄生电容
减少寄生电容的方法 - 选择金属层
parameter
cutoff
linear
saturation
Cgb C0= Cox*WL Cgs 0 Cgd 0 Cg= Cgb+ Cgs+ Cgd C0
0 C0/2 C0/2 C0
寄生电容
由于尺寸很小，因此这些寄生参数的值也很小。 对于对电容不敏感的电路，不必担心； 不管是CMOS还是双极型，只要涉及高频，寄生会成为问题。Leabharlann 忽略寄生参数会毁掉你的芯片。
导线尽可能短 减少寄生电容的方法： 采用电容最低的金属层 绕过电路走线
寄生电容
减少寄生电容的方法 - 选择金属层
起主要作用的电容通常是导线与衬底间的电容。 如下图，寄生参数可以把电路1的噪声通过衬底耦合到电路2，所 以要设法使所有的噪声都远离衬底。
寄生电阻
为了降低寄生电阻,就需要确保使用最厚的金属层。正如我们了解 的, 一般情况下, 最厚的金属线具有最低的方块电阻。 如果遇到 相同的金属层厚度,也可以将这几条金属重叠形成并联结构,大大 降低了电阻。 因此, 并联布线是降低大电流路径电阻的有效方法, 而且还能节省一定的面积。
寄生电感
当电路是在一个真正的高频的情况下工作时, 导线也开始存在了 电感效应。 解决寄生电感的方法就是试着去模拟它, 把它当成电 路中的一部分。 首先需要尽早的完成布局,好让电路设计者较早的看到导线究竟能 有多长,然后估计出可能引起的电感。版图设计过程中尤其注意不 要因为电感耦合而影响其它部分。
寄生电容
减少寄生电容的方法 - 选择金属层
MOS模拟集成电路基础讲解
gmd gm2
g1 s(C1 C ) g2 sC2 sgm2C2
6.2.1.4 高共模抑制比的CMOS运放输入级
6.2.2 单片集成微功耗CMOS运放
6.2.3 斩波稳零超低漂移单片集成CMOS运放 6.2.3.1 动态校零原理
6.3 CMOS集成电压比较器
6.3.1 差动输入单片集成CMOS电压比较器
CMOS型共源放大器的小信号特性：
AV(0)=-gm1rds1//rds2=－
g m1
＝－
gds1 gds2
2n (1 1VDS )I D 1I D 2 I D
ro= rds1//rds2
2n . 1
I D2 1 2
CO=Cbd1+Cgd2+Cbd2+Cgd1
Av
(s)
Vo (s) Vi (s)
IR
输出电阻为： ro rds2
2. 比例电流源
Io2
W2 W1
/ /
L2 L1
IR
Io3
W3 W1
/ /
L3 L1
IR
3. 威尔逊电流源
Io IR
ro (gmrds3 )rds1
4. 改进型威尔逊电流源 在开启电压VGS(th)较大时， T2的VDS2大于T3的VDS3＝VGS3 ，会导致T2和T3的电流失配， 因此增加T4，如右图
Av
(0) 1 1
s
p
( p
1 roCo
)
6.1.3 MOS源耦对与差动放大器
大信号特性：
iD1
iD2
1 2
nvID
4d (iD1 iD2 ) dvID
vID 0
I SS nCOXW / L
集成电路版图设计基础第六章：寄生参数
intrinsic capacitance (a parallel plate capacitor)
school of phye basics of ic layout design 15
器件的寄生参数
CMOS晶体管 -
栅电容：
Cgb is necessary to attract charge to invert the channel, so high gate capacitance is required to obtain high Ids. Cgb = Cox * WL = Cpermicron * W Cpermicron = Cox*L = （εs/tox） *Ｌ
school of phye
basics of ic layout design
4
寄生电容
减少寄生电容的方法 - 选择金属层
起主要作用的电容通常是导线与衬底间的电容。 如下图，寄生参数可以把电路1的噪声通过衬底耦合到电路2，所 以要设法使所有的噪声都远离衬底。
school of phye
basics of ic layout design
能否利用寄生参数？
从整体来说，不可以利用寄生参数得到好处。 因为寄生参数可以正负相差50%，无法很好地控制。 然而，可以利用寄生参数得到一点小外快。如把电源线和地线互 相层叠起来就可以得到免费的电源去耦电容。
basics of ic layout design 14
school of phye
器件的寄生参数
school of phye
basics of ic layout design
6
MOS管典型应用电路图 MOS管常见的几种应用电路
MOS管典型应用电路图MOS管常见的几种应用电路一、开关和（放大器）MOS管最常见的电路可能就是开关和放大器。
1. （开关电路）G极作为普通（开关控制）MOS管。
2. 放大电路让MOS管工作在放大区，具体（仿真）结果可在上节文章看到。
二、时序电路中作为反相器使用下图示例电路中，（芯片）1正常工作时，PG（端口）高电平。
如果芯片1、芯片2有时序要求，在芯片1正常工作后，使能芯片2。
可以看到芯片2的使能端初始连接VCC为高电平，当芯片1输出高电平后，(关注公众号：（硬件）笔记本）MOS管导通，芯片2的使能端被拉低为低电平，芯片2开始正常工作。
这时MOS管起到的就是反相的作用。
三、双向电平转换电路1. 原理图下面是一个3.3V-5V（信号）通讯中电平转换电路。
2. 工作状态分析假设：左边接芯片信号3.3V，右侧芯片信号5V。
电路中接入2个NMOS管。
这里要注意的是，（I2C）输出状态有低电平、高阻两种状态。
（1）分析（SD）A，信号从左向右当SDA低电平，D1 的GS 压差73.3V可以导通，VGA_SDA也是低电平。
当SDA高阻抗状态，D1的S引脚有R2上拉到3.3V，MOS管GS截止。
由于VGA_SDA由R5上拉到5伏，这时VGA_SDA就是5V。
（2）分析SDA，信号从右向左当VGA_SDA低电平，由于D1中有体（二极管）的存在，S初始被R2上拉，当D极是0的时候，S极会被钳在导通电压约0.2V左右，(关注公众号：硬件笔记本）最终I2C_SDA为低电平；当VGA_SDA高电平，D1的D极高电平，而S被R2上拉，这时MOS管不会导通，所以I2C_SDA输出高电平。
SCL信号类似原理。
四、线或功能原理图2. 工作状态分析上面电路实现的效果是：（IC）1和IC2都输出低电平时，（LED）熄灭；其它情况下，LED都会点亮。
MOS管在这里实现的仍是开关的功能，但是避免IC1和IC2的端口直接相连造成信息干扰，同时芯片控制端电压比较低，可以驱动较大的负载。
mos电路设计
mos电路设计MOS电路设计是现代集成电路设计中的重要组成部分，MOS电路具有体积小、功耗低、速度快等优势，被广泛应用于数字电路、模拟电路和混合信号电路中。
在进行MOS电路设计时，需要考虑诸多因素，包括电路功能要求、性能指标、工艺制约等，下面将从MOS电路的基本原理、设计流程和常见问题等方面进行详细介绍。
首先，MOS（Metal Oxide Semiconductor）是一种重要的半导体器件，由金属、氧化物和半导体材料构成，常用于集成电路中。
MOS电路设计基于MOS晶体管的工作原理，MOS晶体管是一种三端器件，包括栅极、漏极和源极。
通过对栅极电压的调节，可以控制MOS晶体管的导通和截止，实现电路的开关功能。
MOS电路设计的关键在于合理利用MOS晶体管的特性，设计出满足电路功能和性能指标的电路结构。
其次，MOS电路设计的流程通常包括以下几个步骤：确定电路功能需求、选取合适的工艺、设计电路原理图、进行电路仿真和验证、布局与布线、电路后仿真和验证等。
在确定电路功能需求时，需要明确电路的输入输出特性、工作频率、功耗等参数，为后续设计提供参考。
选取合适的工艺是保证电路性能的关键，不同工艺的特点和限制会对电路设计产生影响。
设计电路原理图是将电路功能分解为电路结构，确定电路的拓扑结构和工作原理。
电路仿真和验证是通过电路仿真软件对设计电路进行性能分析，确保电路符合设计要求。
布局与布线是将电路原理图转化为物理电路，考虑电路元件的相互影响和电路布局的合理性。
电路后仿真和验证是在电路物理设计完成后再次进行电路性能分析，验证电路的稳定性和性能指标。
此外，MOS电路设计中常见的问题包括电路的稳定性、功耗、噪声、速度等方面。
电路的稳定性是指电路在各种工作条件下能够正常工作的能力，需要考虑电路的电源电压、温度变化等因素对电路的影响。
功耗是电路设计的重要指标，需要尽量降低电路的功耗，提高电路的能效性能。
电路的噪声是电路性能的重要评价指标，需要通过电路设计和电路布局的优化来降低电路的噪声水平。
集成电路常用器件版图
下图是将金属铝引线去除后的版图形式，通 过这个图可以清楚的看到器件的并联结构和 重掺杂隔离环的结构。
（1）反相输出 I/O PAD
5.7 电源和地线版图
图7.33：电源和地线布局。 内部电路完全设计完毕后，最后开始布焊盘
的电源和地线。 VDD和VSS处于对角线位置，最外一圈是
VSS线，较里一圈是VDD线，输入输出PAD 位于它们之间。
容是最后设计的。 图7.22，“比例电容版图”：两个电容进行
匹配。将较小的电容放置中心位置，以保证 周围环境一致性。
5.4 二极管版图
集成电路中普遍存在二极管。 psub-nwell二极管：P型衬底和N阱之间存在
二极管。为了保证所有的二极管反偏，需要 将衬底接低电位，N阱接高电位。 Sp-nwell二极管：N阱和N阱中的P+扩散区形 成的二极管。
图7.35
5.9 静电保护
多数CMOS集成电路的输入端是直接接到栅上。而 悬浮的输入端很容易受到较高感应电位的影响。人 体的静电模型可以简化成对地的100 PF电容串联一 个1.5 kΩ的电阻，在干燥气氛下 可能在100 PF上 感应出较高的静电电位， 由于存储的能量与电位的 平方成正比，所以存储在人体等效电容中的能量很 大，约0.2毫焦耳。较高的静电电位和较高的能量会 引起CMOS电路的静电失效。
5.2 电阻常见版图画法
（1）离子注入电阻 采用离子注入方式对半导体掺杂而得到的电
阻。 可以精确控制掺杂浓度和深度，阻值容易控
制且精度很高。分为P+型和N+型电阻。 （2）多晶硅薄膜电阻 掺杂多晶硅薄膜电阻的放开电阻较大，是集
成电路中最常用到的一种电阻。
5.2 电阻常见版图画法
（1）反相输出 I/O PAD
5.7 电源和地线版图
图7.33：电源和地线布局。 内部电路完全设计完毕后，最后开始布焊盘
的电源和地线。 VDD和VSS处于对角线位置，最外一圈是
VSS线，较里一圈是VDD线，输入输出PAD 位于它们之间。
容是最后设计的。 图7.22，“比例电容版图”：两个电容进行
匹配。将较小的电容放置中心位置，以保证 周围环境一致性。
5.4 二极管版图
集成电路中普遍存在二极管。 psub-nwell二极管：P型衬底和N阱之间存在
二极管。为了保证所有的二极管反偏，需要 将衬底接低电位，N阱接高电位。 Sp-nwell二极管：N阱和N阱中的P+扩散区形 成的二极管。
图7.35
5.9 静电保护
多数CMOS集成电路的输入端是直接接到栅上。而 悬浮的输入端很容易受到较高感应电位的影响。人 体的静电模型可以简化成对地的100 PF电容串联一 个1.5 kΩ的电阻，在干燥气氛下 可能在100 PF上 感应出较高的静电电位， 由于存储的能量与电位的 平方成正比，所以存储在人体等效电容中的能量很 大，约0.2毫焦耳。较高的静电电位和较高的能量会 引起CMOS电路的静电失效。
5.2 电阻常见版图画法
（1）离子注入电阻 采用离子注入方式对半导体掺杂而得到的电
阻。 可以精确控制掺杂浓度和深度，阻值容易控
制且精度很高。分为P+型和N+型电阻。 （2）多晶硅薄膜电阻 掺杂多晶硅薄膜电阻的放开电阻较大，是集
成电路中最常用到的一种电阻。
5.2 电阻常见版图画法
MOS电路版图设计规则解析解读
哈工大微电子中心 来逢昌
设计规则解析
以TSMC 0.25m 硅栅N 阱CMOS工艺的部分设计规 则为例
哈工大微电子中心 来逢昌
一、几点说明
2. Terminology Definitions Region 1. 3. MASK Terminology NAMES Definitions (Layer) for for Rule
PW
NW
哈工大微电子中心 来逢昌
三、Thin Oxide Rule (active area)
OD.C.5 OD.C.3 Minimum Minimum clearance clearance from from poly NW edge to to the a P+ HA 0.32 0.6 m m OD.W.3 At least one segment J of the edge consecutive JF 0.5 m OD.W.1 Minimum width of an OD region to define 0.3 OD.S.1 between regions 0.4m OD.C.1 Minimum Minimum space clearance from two NW OD edge to a DC0.15 edge OD region of butted which diffusion inside OD a region NW N+/P+ butted edges of butted diffusion OD the width of NMOS/PMOS ( both regions areis either inside or outside N+ OD region which is inside the to NW OD.C.4 Minimum clearance from NW edge a P+ I G0 0.15 m OD.S.2 Minimum space of N+ OD to P+ OD for m a N-well) which can be either N+ to N+, OD.W.2 Minimum width of an OD region for B 0.3 m is 0.5 um OD.C.2 Minimum clearance from NW edge to a N+ E 0.6 m OD region(for PW pick up) which is outside a NW P+ to P+ or N+ to P+ butted diffusion interconnect (N+/or P+) OD region which is outside the NW(cold or hot)
设计规则解析
以TSMC 0.25m 硅栅N 阱CMOS工艺的部分设计规 则为例
哈工大微电子中心 来逢昌
一、几点说明
2. Terminology Definitions Region 1. 3. MASK Terminology NAMES Definitions (Layer) for for Rule
PW
NW
哈工大微电子中心 来逢昌
三、Thin Oxide Rule (active area)
OD.C.5 OD.C.3 Minimum Minimum clearance clearance from from poly NW edge to to the a P+ HA 0.32 0.6 m m OD.W.3 At least one segment J of the edge consecutive JF 0.5 m OD.W.1 Minimum width of an OD region to define 0.3 OD.S.1 between regions 0.4m OD.C.1 Minimum Minimum space clearance from two NW OD edge to a DC0.15 edge OD region of butted which diffusion inside OD a region NW N+/P+ butted edges of butted diffusion OD the width of NMOS/PMOS ( both regions areis either inside or outside N+ OD region which is inside the to NW OD.C.4 Minimum clearance from NW edge a P+ I G0 0.15 m OD.S.2 Minimum space of N+ OD to P+ OD for m a N-well) which can be either N+ to N+, OD.W.2 Minimum width of an OD region for B 0.3 m is 0.5 um OD.C.2 Minimum clearance from NW edge to a N+ E 0.6 m OD region(for PW pick up) which is outside a NW P+ to P+ or N+ to P+ butted diffusion interconnect (N+/or P+) OD region which is outside the NW(cold or hot)
MOS管功率放大器电路图与原理图文及其解析
MOS管功率放大器电路图与原理图文及其解析放大器电路的分类本文介绍MOS管功率放大器电路图，先来看看放大器电路的分类，按功率放大器电路中晶体管导通时间的不同可分：甲类功率放大器电路、乙类功率放大器电路和丙类功率放大器电路。
甲类功率放大器电路，在信号全范围内均导通，非线性失真小，但输出功率和效率低，因此低频功率放大器电路中主要用乙类或甲乙类功率放大电路。
功率放大器是根据信号的导通角分为A、B、AB、C和D类,我国亦称为甲、乙、甲乙、丙和丁类。
功率放大器电路的特殊问题（1）放大器电路的功率功率放大器电路的任务是推动负载，因此功率放大电路的重要指标是输出功率，而不是电压放大倍数。
（2）放大器电路的非线形失真功率放大器电路工作在大信号的情况时，非线性失真时必须考虑的问题。
因此，功率放大电路不能用小信号的等效电路进行分析，而只能用图解法进行分析。
（3）放大器电路的效率效率定义为：输出信号功率与直流电源供给频率之比。
放大电路的实质就是能量转换电路，因此它就存在着转换效率。
常用MOS管功率放大器电路图MOS管功率放大器电路图是由电路稳压电源模块、带阻滤波模块、电压放大模块、功率放大模块、AD转换模块以及液晶显示模块组成。
（一）MOS管功率放大器电路图-系统设计电路实现简单，功耗低，性价比很高。
该电路，图1所示是其组成框图。
电路稳压电源模块为系统提供能量；带阻滤波电路要实现50Hz频率点输出功率衰减；电压放大模块采用两级放大来将小信号放大，以便为功率放大提供足够电压；功率放大模块主要提高负载能力；AD转换模块便于单片机信号采集；显示模块则实时显示功率和整机效率。
（二）MOS管功率放大器电路图-硬件电路设计1、带阻滤波电路的设计采用OP07组成的二阶带阻滤波器的阻带范围为40～60 Hz，其电路如图2所示。
带阻滤波器的性能参数有中心频率ω0或f0，带宽BW和品质因数Q。
Q值越高，阻带越窄，陷波效果越好。
2、放大电路的设计电压放大电路可选用两个INA128芯片来对微弱信号进行放大。
集成电路课程设计--cmos反相器的电路设计及版图设计
目录摘要 (3)绪论 (5)1软件介绍及电路原理 (6)1.1软件介绍 (6)1.2电路原理 (6)2原理图绘制 (8)3电路仿真 (10)3.1瞬态仿真 (10)3.2直流仿真 (11)4版图设计及验证 (12)4.1绘制反相器版图的前期设置 (12)4.2绘制反相器版图 (13)4.3 DRC验证 (15)结束语 (17)参考文献 (18)摘要CMOS技术自身的巨大发展潜力是IC高速持续发展的基础。
集成电路制造水平发展到深亚微米工艺阶段，CMOS的低功耗、高速度和高集成度得到了充分的体现。
本文将简单的介绍基于ORCAD和L-EDIT的CMOS反相器的电路仿真和版图设计，通过CMOS反相器的电路设计及版图设计过程，我们将了解并熟悉集成电路CAD的一种基本方法和操作过程。
关键词：CMOS反相器ORCAD L-EDIT版图设计AbstractThe huge development potential of CMOS technology itself is the foundation of sustainable development of IC high speed. The manufacturing level of development of the integrated circuit to the deep sub micron technology, CMOS low power consumption, high speed and high integration have been fully reflected. In this paper, the circuit simulation and layout design of ORCAD and L-EDIT CMOS inverter based on simple introduction, through the circuit design and layout design process of CMOS inverter, we will understand and a basic method and operation process, familiar with IC CAD.Keywords: CMOS inverter layout ORCAD L-EDIT绪论20世纪是IC迅速发展的时代。
MOS电路版图设计规则解析概要
0.3 m
PP.S.1 PP.E.2 PP.O.1 PP.C.2 0.44 m m m
N+OD
B
F
D
C A P+OD H N+OD C1 P+OD
E
PP
PP
P+OD A G
PP
NP
N-Well
哈工大微电子中心 来逢昌
六、 N+ S/D Rule (ቤተ መጻሕፍቲ ባይዱplus)
NP.C.1 Minimum clearance from an NP region C 0.26 m NP.C.3 Minimum clearance from an NP edge D*,E m NP.W.1 NP.E.1 Minimum NP.C.5 Clearance width extension fromof a an NP of NP region an region NP to region the butted G A0.26 0.44 * 0.32 0.0 m m to an P+ active OD region to a N-Channel PO gate beyond N+ active region NP.S.1 Minimum edge of a a space butted between diffusion two P+ NP OD regions (inside B 0.44m NP.O.1 Minimum clearance overlap from an NP edge 0.32 m NP.C.2 from an NP region 0.14 m NP.E.2 Minimum Minimum extension of an NP region HFC1 0.04 m Merge P-well) if the space is of less thanpick-up 0.44 um to an OD to a nonbutted edge P-well beyond a region Nwell pick-up N+ OD region P+OD region PP PP PP N-Well P+OD
PP.S.1 PP.E.2 PP.O.1 PP.C.2 0.44 m m m
N+OD
B
F
D
C A P+OD H N+OD C1 P+OD
E
PP
PP
P+OD A G
PP
NP
N-Well
哈工大微电子中心 来逢昌
六、 N+ S/D Rule (ቤተ መጻሕፍቲ ባይዱplus)
NP.C.1 Minimum clearance from an NP region C 0.26 m NP.C.3 Minimum clearance from an NP edge D*,E m NP.W.1 NP.E.1 Minimum NP.C.5 Clearance width extension fromof a an NP of NP region an region NP to region the butted G A0.26 0.44 * 0.32 0.0 m m to an P+ active OD region to a N-Channel PO gate beyond N+ active region NP.S.1 Minimum edge of a a space butted between diffusion two P+ NP OD regions (inside B 0.44m NP.O.1 Minimum clearance overlap from an NP edge 0.32 m NP.C.2 from an NP region 0.14 m NP.E.2 Minimum Minimum extension of an NP region HFC1 0.04 m Merge P-well) if the space is of less thanpick-up 0.44 um to an OD to a nonbutted edge P-well beyond a region Nwell pick-up N+ OD region P+OD region PP PP PP N-Well P+OD
MOS集成门电路
Y AB
T1、T2是两个串联的NMOS驱动管 （相当于两个串联开关）；T3、T4是两个 并联的PMOS负载管。
（a）当A=B=０ ，T1、 截止
T2
T3、T4 导通
∴Y=1
（b）当A=1、B=
０，
T2、T3 导 通T1、T4 截止
∴Y=1
（c）当A=0、 B=1，
工作原理：
Vgs2=VDD
Vi=0 Vi
VDD S
T2
D
Vo
导通 V０=“１”
T1 截止
工作原理： Vi=１ Vi
Vgs1=VDD
VDD S
T2
D
Vo
截止 V０=“０”
T1 导通
(a)原理图
(c)输出低电平等效电路
(b)输出高电平等效电路 (d)输出高电平接负载情况
实际电路加输入保护网络
电压传输特性和电流转移特性 输入高，输出低
通，导通电阻小于1kΩ。
VOH≈VDD
B.当输入信号vI=VIH=VDD时
NMOS管的栅源电压
vGS1=VDD>VT1 ，所以T1管导通,导
通PM电O阻S小管于的1栅k源Ω 电；压
|vGS2|=0<|VT2| ，T2管截止，内 阻VO高L≈达01V08Ω 。
2、CMOS门电 （路1）CMOS与非 门
2．2 晶体管-晶体管逻辑门(TTL)
2．2．3 TTL集成电路的系列产品
2．3 其他类型双极型数字集成电路
2．4 MOS集成门电路
数字 电路
晶体管门电路(分立元件) 集成电路 (TTL和MOS)(单极型和双极型） 可编程逻辑器件(CPLD、FPGA)
单 PMOS型;
极 NMOS型; 型 CMOS型
T1、T2是两个串联的NMOS驱动管 （相当于两个串联开关）；T3、T4是两个 并联的PMOS负载管。
（a）当A=B=０ ，T1、 截止
T2
T3、T4 导通
∴Y=1
（b）当A=1、B=
０，
T2、T3 导 通T1、T4 截止
∴Y=1
（c）当A=0、 B=1，
工作原理：
Vgs2=VDD
Vi=0 Vi
VDD S
T2
D
Vo
导通 V０=“１”
T1 截止
工作原理： Vi=１ Vi
Vgs1=VDD
VDD S
T2
D
Vo
截止 V０=“０”
T1 导通
(a)原理图
(c)输出低电平等效电路
(b)输出高电平等效电路 (d)输出高电平接负载情况
实际电路加输入保护网络
电压传输特性和电流转移特性 输入高，输出低
通，导通电阻小于1kΩ。
VOH≈VDD
B.当输入信号vI=VIH=VDD时
NMOS管的栅源电压
vGS1=VDD>VT1 ，所以T1管导通,导
通PM电O阻S小管于的1栅k源Ω 电；压
|vGS2|=0<|VT2| ，T2管截止，内 阻VO高L≈达01V08Ω 。
2、CMOS门电 （路1）CMOS与非 门
2．2 晶体管-晶体管逻辑门(TTL)
2．2．3 TTL集成电路的系列产品
2．3 其他类型双极型数字集成电路
2．4 MOS集成门电路
数字 电路
晶体管门电路(分立元件) 集成电路 (TTL和MOS)(单极型和双极型） 可编程逻辑器件(CPLD、FPGA)
单 PMOS型;
极 NMOS型; 型 CMOS型
集成电路版图设计基础场效应晶体管
噪声抑制——差分结构
A：
Differential Signal
B：
A－B：
差分输入对管要尽量精确匹配
！！差分输入对管的输入信号线要按最小间距走
噪声抑制——去耦电容
V+
Decoupled Power Rails
Noise
大耦合电容
Quiet
V-
除非特别说明，该电容不必在版图设计开 始时即确定大小、位置，通常在版图最终拼 整图时，利用“边角余料”空隙画上即可。
Rules for match
Something Especial for MOS Common Centroid Symmetry Layout（AB BA）
栅、源接衬底电位 网表修改
M=2，merge 版图设计者不得自行修改网表！
Rules for match
Something Especial for MOS Common Centroid Symmetry Layout（AB/BA）
MOS电压匹配
需要栅源电压匹配，如差分对输入管； 设器件工作于饱和区，漏电流相同，则两 器件的栅源电压的失配为
包括阈值电压，跨导，过驱动电压的偏差 可以降低VGST，即加大宽长比和减小电流，但 不应低于0.1V
MOS电流匹配
需要电流匹配的时候，如电流镜 漏极电流的失配为
VGST减小时，阈值值电压失配ΔV T影响增加，造成漏 极电流的失配增加。 所以增加VGST可以提高电流匹配。取0.3V以上
D C
A A与D之间的相互干扰最小
B
C与D之间的相互干扰最大
干扰较大的模块和敏感模块需要从I/O端单独加电源 模块间保护环需要从I/O端单独加电源 缺点：减小了A支路上电源金属的电流承载能力 增大了A支路上的寄生电阻，并产生较大压降
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选上升和下降时间都是300ns.
§6-2 版图的布局布线
思考题
1. 布局布线的策略是什么？ 2. 复用单元设计有什么好处？
6.2.1 布局 1.布局的基本原则
芯片的布局设计是要解决电路图或逻辑 图中的每个元件、功能单元在版图中的位置 摆布、压焊点分布、电源线和地线以及主要 信号线的走向等。
MOS管的源漏区具 有可互换性。
CMOS门电路设计举例
• 设计一个双输入端与非门 • 设计考虑四个方面： • 1，高低电平不用考虑； • 2，以工作频率为依据，根据速度和工艺水
平选W/L； • 3，根据W，L校验VNL和VNH； • 4，整个设计均从最坏情况入手。 设计过程是：
f tr ,t f p,n kp.kn
§6-5 版图设计方法
思考题
1.集成电路芯片设计有那些方法？各 种方法的优缺点时什么？
6.5.1全定制（full-custom)设计方法
1.概念及特点
利用人机交互图形系统，由版图设计者针 对具体电路和具体要求，从每个器件的图形、 尺寸开始设计，直至整个版图的布局布线。
可获得最佳的电路性能和最小的芯片尺寸， 有利于提高集成度和降低生产成本，适用于通 用芯片和高性能芯片的设计以及库单元的设计。
芯片设计者只要根据电路的逻辑网表及设 计约束条件，用相关软件调用标准库中的单元 进行布局布线，即可快速形成最终的芯片版图。
由于标准单元库是预先设计好的，不是为 某个芯片专门设计的，因此称为半定制设计方 法（semi-custom design approach）
6.5.2标准单元（Standard Cell）设计方法 2.特点
触发的必要条件：
寄生可控硅一
1.两个发射结均正偏 2.βnpn*βpnp> 1
旦被触发，电流巨 增，将烧毁芯片。
3.IPower>IH
VDD
Vi
VDD
Vo
Rw IRw
VO
GND
N-
n+ N-阱 P-Sub
p+ p+ RW
n+ n+ p+ RS
P-
VO
IRs
Rs
GND
6.3.2 抗闩锁设计的基本原则
(2) 对于CMOS传输门，一般应当考虑NMOS 管和PMOS管特性的对称性。
6.1.2 MOS管沟道长度(L)的确定
(1)要考虑MOS管的耐压能力，
L
一般MOS管的击穿电压由源
漏穿通电压决定：
W
BVDSP=qNBL2/2osi
(2)要考虑工艺水平。 (3)要考虑沟道长度调制效应对特性的影响。
6.1.3 MOS管沟道宽度(W)的确定
W , L VNM Pd f
参数 Vdd VNL VNH CL f
VTN VTP tox µn µp L
设计指标
单位 V 3 3 PF MHz
最小值 9.5
V V Å cm2/ V.s cm2/ V.s µm
1.0 -3.5 1500 280 160
典型值 10
10
最大值 10.5
15 1 1.5 -3.0 1700 290 180
根据VOL的要求，确定最小R 。
ML
Vi
VOL
(VDD VTL )2 2R(VOHVTI)
E/E饱和负载
Vo MI
VOL
VTD 2 2R(VOHVTE)
E/D
(2) 根据负载CL情况和速度要求(tr 和tf) 确定负载管和等效输入管的 最小W/L 。
VDD MD
Vi MEVo
6.1.1 MOS管宽长比(W/L)的确定 1. NMOS逻辑门电路（续） VDD
6.4.5 双极晶体管保护电路
1.
基本原理 利用横向NPN和PNP的
VDD 正向导通或CE穿通来完成
R1
静电泄放。
pad
MP
横向NPN和PNP应能
R
承受足够大的电流，采用
MN 抗闩锁的保护环结构。
R2
R为N+电阻，起延迟、
缓冲作用。R1、R2为衬底 VSS 寄生电阻。
6.4.5双极晶体管保护电路 2.版图示例
6.5.1全定制（full-custom)设计方法 3.版图举例
高全手 性定表 能制芯 16芯片 位片 的 局 部 版 图
标准单元dffps
CPU
6.5.2标准单元（Standard Cell）设计方法
1.概念
电路基本单元及各种I/O单元都按一定的标 准、依据特定工艺、由专门人员预先设计好存 放于一个统一的库中，称为标准单元库。
通过排序优化可以提高速度，减小漏电。
A
BC
D
OUT
D
A
BC
OUT
OUT
OUT
GND
GND
6.2.3 优化设计 3. 宽沟器件的优化设计
(1)宽沟器件可以由 多个器件合成，方便 布局布线，减小栅极 电阻。
(2)宽沟器件源漏区 开孔要充分，提高沟 道特性的一致性（尤 其是模拟电路）。
6.2.3 优化设计 4. 复用单元的设计
6.3.3 内部电路的抗闩锁设计 版图示例1 dffpr
6.3.3 内部电路的抗闩锁设计 版图示例2
6.3.3 内部电路的抗闩锁设计 版图示例3
6.3.4 芯片外围电路的抗闩锁设计
外围电路主要是指输入/输出单元电路， 一方面易受高压影响，另一方面工作电流 很大。因此，极易发生闩锁效应，通常都 采用双环保护结构，而且保护环上要充分 开孔，用金属线直接连到电源或地上。
首先确定电路中主要单元（元件）的位 置，再以主要单元为中心安置次主要单元和 次要单元。
相关单元（包括压点）要尽量靠近，以 主要单元为主调整单元（器件）的形状和位 置，方便布线，缩短布线。
6.2.1 布局 2.布局示例1 电子表芯片
液晶显示译码电路
定时电路
比较电路
报 时
走时电路
驱
动
分频电路
振荡器
调节控制电路
多晶硅布线和扩散区布线不能交叉而 且要短。必须用多晶硅走长线时，应同时 用金属线在一定长度内进行短接。
6.2.2 布线 2. 布线示例
6.2.3 优化设计 1. 源漏区面积优化
相邻同型MOS
管源漏区相连接时
采用有源区直接连
1
2
接可以减小源漏区
面积，减小寄生电
容和漏电，也减小
了芯片面积。
6.2.3 优化设计 2. 器件排序优化
(1)根据已确定的W/L 和L的值来确定W的值。
(2)对于窄沟（长沟）器件，应根据工艺水平 先考虑确定沟道宽度W，然后再根据已确定 W/L的值来确定L的值。
L
W
6.1.4 MOS管源漏区尺寸的确定 一般是根据MOS管的沟道宽度W和相 关的设计规则来确定源漏区最小尺寸。源 漏区尺寸越小，寄生电容以及漏电就越小。 对于W/L较大的器件一般采用叉指状 图形。
理是什么？
6.4.1 MOS电路抗静电设计的必要性
VDD
在测试、封装和使用过程 中来自人体或设备的静电可达 pad
MP
几千伏以上，而 MOS器件的栅
MN
氧化层很薄，面积很小，绝缘
VSS
性能又很好，因此静电电荷形 成很高的电压足以使栅氧化层 击穿，使器件失效。因此，采
VDD
MP pad
用抗静电保护设计措施是MOS
缺点是设计周期长、设计费用高，同时要 求设计者具有相当深入的微电子专业知识和丰 富的设计经验。
6.5.1全定制（full-custom)设计方法 2.常用的CAD工具
人机交互图形编辑 设计规则检查（DRC） 电学规则检查（ERC） 版图参数提取（LPE） 版图与电路图一致性检查（LVS） 电路仿真（spice等）
锁的保护环结构。
6.4.3电阻-二极管保护电路
1. 基本原理（续）
VDD
R2为N+电阻，起延迟、 缓冲作用，防止外来高
Dp1 pad R1 R2
MP 电压直接作用于MOS管 的栅极。阻值一般在几
Dn1
MN
Dn2 VSS
十左右。 Dn2是R2形成的寄生二极 管，起到进一步的保护 作用。
6.4.3电阻-二极管保护电路 2. 版图示例
6.2.1 布局 2.布局示例2 存储器模块
读写 控制
地址 译码
输入输出 SRAM存储矩阵
6.2.2 布线 1. 布线基本原则
最常用的布线层有金属、多晶硅和扩 散区，其寄生电阻和寄生电容有所不同。
电源线、地线选择金属层布线，线宽要 考虑电流容量（一般1mA/m)。
长信号线一般选择金属层布线，应尽量 避免长距离平行走线。
VDD
(1) 根据抗干扰能力(噪声容限、
MP
输入转折电压V*)确定0范围。
Vi Vo MN
V*
=
VDD+ VTP +VTN 1 + o
o
VDD VO
(2) 根据负载CL情况和速度 要求(tr和tf) 确定等效的
o增大
PMOS管和NMOS管的最小
W/L 。
0
V* VDVDi
6.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路（续）
RS
6.3.3 内部电路的抗闩锁设计
(1)内部一般电路工作电压低，工作电流小， 一般采用的方法是：充分且均匀地布置P型 衬底电源的欧姆接触孔和N型衬底地的欧姆 接触孔，用金属线直接连接到电源或地。
(2) 工作电流较大的器件（单元）或状态同 步转换集中的模块，一般采用保护环（N+ 环或P+环）的结构。
6.4.4 MOS晶体管保护电路