七段数码管译码器上机实验步骤参考

实验三七段字形显示译码器实验一、 实验目的1.了解LED数码管的显示原理及其使用；2.熟悉七段字形显示译码器（74LS48）的外特性及使用；3.学会查集成电路手册。

二、 实验器件1.七段字形显示译码器74LS48 （图1）abcdefgDCBA — BCD码输入端( D —最高位，A —最低位）a ~ g —输出端。

高电平输出。

LT —灯测试输入端。

LT=0时，不论RBI及D ~ A状态如何。

a ~ f 输出“1”。

用它可检查LED数码管各段是否完好。

若是完好，显示“8 ”。

RBO —灭灯输入端。

作用与LT相反。

当RBO=0时，不论LT、RBI及D ~ A状态如何，LED各段熄灭。

使用时，RBO为输出，输出为“1”，表示有显示。

RBI —灭零输入端。

可按需要将显示的零熄灭，而在显示1 ~ 9时无影响。

RBI=0，LT=1，D ~ A=0000 时，不显示。

2.LED七段数码管（图2）——共阴７４ＬＳ４８功能表LT RBI D C B A RBO a b c d e f g1 1 0 0 0 0 1 1 1 1 1 1 1 01 X 0 0 0 1 1 0 1 1 0 0 0 01 X 0 0 1 0 1 1 1 0 1 1 0 11 X 0 0 1 1 1 1 1 1 1 0 0 11 X 0 1 0 0 1 0 1 1 0 0 1 11 X 0 1 0 1 1 1 0 1 1 0 1 11 X 0 1 1 0 1 0 0 1 1 1 1 11 X 0 1 1 1 1 1 1 1 0 0 0 01 X 1 0 0 0 1 1 1 1 1 1 1 11 X 1 0 0 1 1 1 1 1 0 0 1 11 X 1 0 1 0 1 0 0 0 1 1 0 11 X 1 0 1 1 1 0 0 1 1 0 0 11 X 1 1 0 0 1 0 1 0 0 0 1 11 X 1 1 0 1 1 1 0 0 1 0 1 11 X 1 1 1 0 1 0 0 0 1 1 1 11 X 1 1 1 1 1 0 0 0 0 0 0 0X X X X X X 0* 0 0 0 0 0 0 01 0* 0 0 0 00 0 0 0 0 0 0 00 X X X X X 1 1 1 1 1 1 1 1三、 实验内容1.设计实验电路。

实验三：七段数码管显示译码一、实验目的：1 设计并实现一个7段数码管控制接口，要求：在输入四位数据为0~15时，数码管显示0~F；2设计并实现一个两位7段数码管控制接口，实现输入八位二进制，结果由两位7段数码管显示功能。

3 熟悉ISE9.1软件中电路的设计仿真及综合实现方法；4 熟悉下载方法及实验系统调试方法。

二、实验原理七段数码管显示译码程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY hex2led ISPORT(hex : IN STD_LOGIC_VECTOR(3 downto 0);ledout : OUT STD_LOGIC_VECTOR(6 downto 0));END hex2led;ARCHITECTURE rtl OF hex2led ISSIGNAL led :STD_LOGIC_VECTOR(6 downto 0);BEGINledout<= NOT led;WITH hex SELECTled<="1111001" when "0001","0100100" when "0010","0110000" when "0011","0011001" when "0100","0010010" when "0101","0000010" when "0110","1111000" when "0111","0000000" when "1000","0010000" when "1001","0001000" when "1010","0000011" when "1011","1000110" when "1100","0100001" when "1101","0000110" when "1110","0001110" when "1111","1000000" when others;END rtl;三、实验处理激励代码：tb : PROCESSBEGINhex<="0000";wait for 50 ns;for i in 0 to 15 loophex<=hex+1;wait for 50 ns;end loop;功能仿真图时序仿真图（图中黄线可以看出延时）延时报告：Data Sheet report:All values displayed in nanoseconds (ns) Pad to PadSource Pad |Destination Pad| Delay | hex<0> |ledout<0> | 5.963| hex<0> |ledout<1> | 5.963| hex<0> |ledout<2> | 5.963| hex<0> |ledout<3> | 5.958| hex<0> |ledout<4> | 5.963| hex<0> |ledout<5> | 5.958| hex<0> |ledout<6> | 5.958| hex<1> |ledout<0> | 5.963| hex<1> |ledout<1> | 5.963| hex<1> |ledout<2> | 5.963| hex<1> |ledout<3> | 5.958| hex<1> |ledout<4> | 5.963| hex<1> |ledout<5> | 5.958| hex<1> |ledout<6> | 5.958| hex<2> |ledout<0> | 5.963| hex<2> |ledout<1> | 5.963| hex<2> |ledout<2> | 5.963| hex<2> |ledout<3> | 5.958| hex<2> |ledout<4> | 5.963| hex<2> |ledout<5> | 5.958| hex<2> |ledout<6> | 5.958| hex<3> |ledout<0> | 5.963| hex<3> |ledout<1> | 5.963| hex<3> |ledout<2> | 5.963| hex<3> |ledout<3> | 5.958| hex<3> |ledout<4> | 5.963| hex<3> |ledout<5> | 5.958| hex<3> |ledout<6> | 5.958| ---------------+---------------+---------+可编程器件、拨码开关、与发光二极管关系#PACE: Start of PACE I/O Pin AssignmentsNET "hex<0>" LOC = "N17" ;NET "hex<1>" LOC = "H18" ;NET "hex<2>" LOC = "L14" ;NET "hex<3>" LOC = "L13" ;NET "ledout<0>" LOC = "B4" ;NET "ledout<1>" LOC = "A4" ;NET "ledout<2>" LOC = "D5" ;拨码开关状态数码管显示D1D2D3D4下下下下0下下下上1下下上下2下下上上3下上下下4下上下上5下上上下6下上上上7上下下下8上下下上9上下上下A 上下上上B 上上下下C 上上下上D 上上上下E 上上上上FNET "ledout<3>" LOC = "C5" ;NET "ledout<4>" LOC = "A6" ;NET "ledout<5>" LOC = "B6" ;NET "ledout<6>" LOC = "E7" ;设计表格记录实验结果，并分析其结果的正确性。

实验五7段数码显示译码器设计实验报告一、实验要求1、GW48实验箱2、写出7段数码显示译码器程序3、总结实验步骤和实验结果二、实验内容1、说明例中各语句的含义，以及该例的整体功能。

在max+plus2或quartus2上对以下该例进行编辑、编译、综合、适配仿真，给出其所有信号的时序仿真波形。

module zdw(in,out);output [6:0]out;input [3:0]in;reg[6:0]out;always@(in)begincase(in)4'd0: out=7'b1111110;4'd1: out=7'b0110000;4'd2: out=7'b1101101;4'd3: out=7'b1111001;4'd4: out=7'b0110011;4'd5: out=7'b1011011;4'd6: out=7'b1011111;4'd7: out=7'b1110000;4'd8: out=7'b1111111;4'd9: out=7'b1111011;4'd10: out=7'b1110111;4'd11: out=7'b0011111;4'd12: out=7'b1001110;4'd13: out=7'b0111101;4'd14: out=7'b1001111;4'd15: out=7'b1000111;default: out=7'bx;endcaseendendmodule2、引脚锁定以及硬件下载测试。

建议选实验电路模式6，用数码8显示译码输出（PIO46—PIO40）。

键8，键7，键6，键5四位控制输入，硬件验证译码器的工作性能。

用七段数码管显示简单字符——译码器及其应用实验报告专业班级：2011级计算机1班学号：1137030 姓名：赵艺湾实验地点：理工楼901 实验时间：2012.9.26实验一用七段数码管显示简单字符——译码器及其应用一、实验目的1、了解显示译码器的结构和理解其工作原理。

2、学习7段数码显示译码器设计。

3、学习用基逻辑门、3-8译码器、4-1选择器控制显示器的显示。

二、实验内容1、了解逻辑门、3-8译码器、4-1选择器的工作原理，设计基本电路，实现以下功能：C2C1C0是译码器的3个输入，用C2C1C0的不同取值来选择在七段数码管上输出不同字符。

七段数码管是共阳极的。

图1 七段译码器C2C1C0 的不同取值对应显示的字母如下：图2 字符编码三、实验仪器及设备： 一、PC 机二、 Quartus Ⅱ 9.0三、 DE2-70 四、显示器四、实验步骤1、列出真值表，计算要实现以上功能时数码管的0-7段对应的逻辑函数式。

真值表如下：函数表达式如下： “0”='02C C +“1”=“2”=0'1'012C C C C C ++“3”=（2C +1C +'0C ）（2C +0C +'1C ）（2C +'1C +'0C ） “4”=“5”=2C “6”=2C +1C +02C C2、新建一个 quartusII 工程，用以在DE2_70平台上实现所要求的电路。

建立一个BDF 文件，基于SSI ，实现七段译码器电路，用SW3_SW1作为输入C2C1C0，DE2_70平台上的的数码管分别为HEX0~HEX7，输出接HEX1。

参照de2_70_pin_assignments.csv 中的引脚分配表配置引脚。

新建仿真文件，给出输入信号，观察输出信号是否符合要求。

编译工程，完成后下载到FPGA 中。

拨动波段开关并观察七段数码管HEX0的显示，以验证设计的功能是否正确。

十六进制7段数码显示译码器设计实验报告实验报告：十六进制7段数码显示译码器设计一、实验目的本实验的主要目的是设计一种用于将十六进制数码转化为七段显示的译码器电路。

通过这个实验，我们可以学习和了解数字电路的工作原理、数码管的控制方式以及七段数码的译码方法。

二、实验原理本实验所用到的数码管为共阳数码管，它由7个发光二极管组成，其中的每一个发光二极管称为一个段。

这七个段依次为a、b、c、d、e、f和g，它们分别对应数码管上的abcdefg七个引脚。

当一些引脚输出高电平时，相应的段就会被点亮，从而显示出特定的字符。

为了实现将十六进制数码转化为七段显示的功能，我们需要设计一个译码器电路。

译码器电路的输入为十六进制数码，输出为七段信号，用于控制数码管的每个段的亮灭情况。

为了简化设计，我们可以采用CMOS数字集成电路74LS47来实现译码器电路。

该集成电路内部集成了BCD转七段译码器，可以将二进制代码转化为七段数码显示所需要的信号。

它的输入为四个二进制输入端口A、B、C和D，输出为七个段芯片（a、b、c、d、e、f和g）的控制信号。

三、实验步骤1.首先，根据74LS47的真值表，确定译码器的输入和输出。

2.根据真值表，画出逻辑图，确定硬件电路的连接方式。

3.按照逻辑图和电路连接方式，进行硬件电路的布线。

4.按照实验仪器的操作说明，对电路进行调试和测试。

5.将输入端口连接至外部的十六进制信号源，观察输出端口的数据是否正确。

6.验证电路的正确性和稳定性，如果出现问题，进行排除和修复。

四、实验结果经过实验，我们成功地设计并实现了一个十六进制7段数码显示译码器电路。

当输入端口接收到一个十六进制信号时，通过电路的处理和转换，将其转化为了相应的七段信号，用于控制数码管的每个段的亮灭情况。

通过实验观察，我们发现电路的输出结果与预期一致，且工作稳定。

五、实验总结通过这个实验，我们对于数字电路的工作原理和数码管的控制方式有了更深的了解。

《EDA技术实用教程》实验报告实验一、7段数码显示译码器一、实验目的(1) 熟悉QuartusⅡ软件应用环境，了解实验流程。

(2) 编写简单的VHDL代码，并在QuartusⅡ中进行调试和验证，并在EDA6000中下载代码和验证。

(3) 学习7段数码显示译码器的设计。

二、实验原理7段数码管是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能做十进制BCD译码，然而数字系统中的处理和运算都是二进制，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。

本实验中的7段译码管输出信号LED7S 的7位分别接数码管的7个段，高位在左，低位在右。

三、实验仪器南京伟福实业有限公司生产EDA2000/6000试验仪EDA6000相关软件和试验仪连接线和ByteBlaster[MV]连接线四、实验步骤与结果1、创建文件夹并编辑设计文件在D盘中创建文件夹取名ex4。

打开QuartusⅡ，选择菜单File中New。

在New窗口中的Device Design File中选择语言类型VHDL File。

在该编译窗口中键入本实验程序。

将其保存在D盘的ex4文件夹里。

文件名与实体名一致，类型为vhd。

程序如下LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DecL7S ISPORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ;LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ;END ;ARCHITECTURE one OF DecL7S ISBEGINPROCESS( A )BEGINCASE A(3 DOWNTO 0) ISWHEN "0000" => LED7S <= "0111111" ; -- X"3F"'0WHEN "0001" => LED7S <= "0000110" ; -- X"06"'1WHEN "0010" => LED7S <= "1011011" ; -- X"5B"'2WHEN "0011" => LED7S <= "1001111" ; -- X"4F"'3WHEN "0100" => LED7S <= "1100110" ; -- X"66"'4WHEN "0101" => LED7S <= "1101101" ; -- X"6D"'5WHEN "0110" => LED7S <= "1111101" ; -- X"7D"'6WHEN "0111" => LED7S <= "0000111" ; -- X"07"'7WHEN "1000" => LED7S <= "1111111" ; -- X"7F"'8WHEN "1001" => LED7S <= "1101111" ; -- X"6F"'9WHEN OTHERS => NULL ;END CASE ;END PROCESS ;END ;2、创建工程（1）选择菜单File中New Project Wizard命令，在如下“工程设置”对话框中单击右侧“…”按钮，找到文件夹D:\ex4，选中已存盘的ex4.vhd的文件。

七段数码管译码器上机实验步骤参考在ISP Design EXPERT System环境下，编写设计七段数码管译码器源文件，并下载到ispLSI1016中,验证其功能是否正确。

输入在A,B,C三个按钮开关的控制下,经ispGDS14,到译码器使输出a1,b1,c1,d1,e1,f1,g1驱动七段数码管为相应的数字。

步骤一：打开ispDesign EXPERT,单击file，选择new project，弹出如下创建新项目对话框，建子目录，在“保存在（I）”栏，用鼠标点击▼，任选可用区（盘），如 D：区（盘），用鼠标点击从右数的第三个小图标（新建文件夹），自动生成新建文件夹子目录，起一个项目文件夹名（应为便于你记住的英文或拼音），如liangbin，并用鼠标双击文件夹名。

给项目起名（应为便于你记住的英文或拼音，如liang），选择 project type：Verilog HD。

用鼠标点击保存（S）。

步骤二：在项目管理器窗口左侧双击工程名（Untitled），给工程起名（应为便于你记住的英文或拼音，如liang）。

双击器件行（第二行）选中器件为ispLSI1016E-80LJ44步骤三：点击Source下拉选New,弹出如下窗口，选择上面左下角的Verilog Module,点击OK,并设置名称（如右图所示）,点击OK：步骤四：在TextEditer中编辑输入源程序：{程序主体}步骤五：在项目管理器窗口主菜单选择tools ，synplicity synplify synthesis，弹出如下窗口，点击菜单栏上的“P”，在窗口中选Add,调入上一步生成的Verilog文件（liang1.v）。

按RUN钮，对liang1.v文件进行综合、编译，若无错误，结束时将显示Done!若出错，将显示Errors!此时，点击窗口中的Edit 钮，对文件进行修改并保存，直到通过。

保存关闭Synplify窗口。

步骤六：修改生成文件名,并运行步骤七：仿真。

实验名称：十六进制7段数码显示译码器设计实验目的：1．设计七段显示译码器2．学习Verilog HDL文本文件进行逻辑设计输入；3．学习设计仿真工具的使用方法；工作原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。

例如6-18作为7段译码器，输出信号LED7S 的7位分别接图6-17数码管的7个段，高位在左，低位在右。

例如当LED7S输出为“1101101”时，数码管的7个段g,f,e,d,c,b,a分别接1,1,0,1,1,0,1；接有高电平的段发亮，于是数码管显示“5”。

注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，例6-18中的LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)应改为…(7 DOWNTO 0)。

实验内容1：将设计好的VHDL译码器程序在Quartus II上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。

实验步骤：步骤1：新建一个文件夹击打开vhdl文件；步骤2:编写源程序并保存步骤3：新建一个工程及进行工程设置步骤4：调试程序至无误；步骤5：接着新建一个VECTOR WAVEFOM文件及展出仿真波形设置步骤6：输入数据并输出结果（时序仿真图）步骤7：设置好这个模式步骤8：生成RTL原理图步骤9：引脚锁定及源代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECL7S ISPORT(A :IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END;ARCHITECTURE one OF DECL7S ISBEGINPROCESS(A)BEGINCASE A ISWHEN"0000"=> LED7S<="0111111";WHEN"0001"=> LED7S<="0000110";WHEN"0010"=> LED7S<="1011011";WHEN"0011"=> LED7S<="1001111";WHEN"0100"=> LED7S<="1100110";WHEN"0101"=> LED7S<="1101101";WHEN"0110"=> LED7S<="1111101";WHEN"0111"=> LED7S<="0000111";WHEN"1000"=> LED7S<="1111111";WHEN"1001"=> LED7S<="1101111";WHEN"1010"=> LED7S<="1110111";WHEN"1011"=> LED7S<="1111100";WHEN"1100"=> LED7S<="0111001";WHEN"1101"=> LED7S<="1011110";WHEN"1110"=> LED7S<="1111001";WHEN"1111"=> LED7S<="1110001";WHEN OTHERS =>NULL;END CASE;END PROCESS;END;实验内容二：1、硬件测试。

实验二7 段数码管静态显示译码器1.实验目的学习quartusii 和modelsim的使用方法；学习原理图和veriloghdl混合输入设计方法；掌握7 段数码管静态显示译码器的设计及仿真方法。

2.实验原理根据下面电路图，设计7 段数码管静态显示译码器电路，在kx3c10F+开发板上实现该电路，并作仿真。

3.实验设备kx3c10F+开发板，电脑。

4.实验步骤4.1编译4.1.1七段数码管代码module segled(out1,a); //定义模块名和输入输出端口input [3:0]a; //输入一个3位矢量output [6:0]out1; //输出一个6位矢量reg [6:0]out1; //reg型变量用于always语句always@(a) //敏感信号啊begincase(a) //case语句用于选择输出4'b0000:out1<=7'b1000000;4'b0001:out1<=7'b1001111;4'b0010:out1<=7'b0100100;4'b0011:out1<=7'b0110000;4'b0100:out1<=7'b0011001;4'b0101:out1<=7'b0010010;4'b0110:out1<=7'b0000011;4'b0111:out1<=7'b1111000;4'b1000:out1<=7'b0000000;4'b1001:out1<=7'b0011000;4'b1010:out1<=7'b0001000;4'b1011:out1<=7'b0011100;4'b1100:out1<=7'b1000111;4'b1101:out1<=7'b0100011;4'b1110:out1<=7'b0000110;4'b1111:out1<=7'b0001110;endcaseendendmodule //模块结束效果图：4.1.2综合模块代码// Copyright (C) 1991-2013 Altera Corporation// Your use of Altera Corporation's design tools, logic functions // and other software and tools, and its AMPP partner logic// functions, and any output files from any of the foregoing// (including device programming or simulation files), and any// associated documentation or information are expressly subject // to the terms and conditions of the Altera Program License// Subscription Agreement, Altera MegaCore Function License// Agreement, or other applicable license agreement, including,// without limitation, that your use is for the sole purpose of// programming logic devices manufactured by Altera and sold by// Altera or its authorized distributors. Please refer to the// applicable agreement for further details.// PROGRAM "Quartus II 64-Bit"// VERSION "Version 13.1.0 Build 162 10/23/2013 SJ Web Edition" // CREATED "Mon Mar 27 15:23:18 2017"module Blok(a,out1);input wire [3:0] a;output wire [6:0] out1;segled b2v_inst(.a(a),.out1(out1));endmodule效果图：4.1.3编辑结果截图编译解释：在这个报告中，我们可以看到如下信息：Total logic elements 7/5136(<1%): 该芯片中共有5136个LE资源，其中的7个在这个工程的这次编译中得到了使用。