用VHDL设计数字系统实例

ｐｏｒｔ（ｃｌｋ＿１ｍ ： ｉｎ ｓｔｄ＿ｌｏｇｉｃ； －－时钟信号，１ ＭＨｚ。 ｋ１ ： ｉｎ ｓｔｄ＿ｌｏｇｉｃ； －－调节频率的开关信号。 ｋ２ ： ｉｎ ｓｔｄ＿ｌｏｇｉｃ； －－调节占空比的开关信号。 ｋ３ ： ｉｎ ｓｔｄ＿ｌｏｇｉｃ； －－换挡开关信号。 ｓｅｌ ： ｏｕｔ ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（５ ｄｏｗｎｔｏ ０）；－－数码管片选信号。 ｄ ： ｏｕｔ ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（６ ｄｏｗｎｔｏ ０）；－－数码管的驱动信号。
ｆ ： ｏｕｔ ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ （７ ｄｏｗｎｔｏ ０））；－－输出给 ＤＡＣ０８３２ 的 ８ 位数字信号。
ｅｎｄ ｃｈｅｉｆ ； ａｒｃｈｉｔｅｃｔｕｒｅ ａａ ｏｆ ｃｈｅｉｆ ｉｓ
ｓｉｇｎａｌ ｍｏｄｅ＿ｍｉｄ ： ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ １； ｓｉｇｎａｌ ｃｌｋ＿１２５＿ｍｉｄ ： ｓｔｄ＿ｌｏｇｉｃ； ｓｉｇｎａｌ ｓ１ ： ｓｔｄ＿ｌｏｇｉｃ； ｓｉｇｎａｌ ｓ２ ： ｓｔｄ＿ｌｏｇｉｃ； ｓｉｇｎａｌ ｓ３ ： ｓｔｄ＿ｌｏｇｉｃ； ｓｉｇｎａｌ ｆｓ＿ｍｉｄ ： ｓｔｄ＿ｌｏｇｉｃ； ｓｉｇｎａｌ ｓｔａｔｕｓｆ＿ｍｉｄ ： ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ ９； ｓｉｇｎａｌ ｓｔａｔｕｓｈ＿ｍｉｄ ： ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ ８； ｃｏｍｐｏｎｅｎｔ ｋｅｙｉｎ －－调用防抖动模块。
ｃｌｋ＿１２５＿ｍｉｄ， ｓｅｌ，ｄ）； ｅｎｄ ａａ； (2) 下层模块 ① 防抖动模块 ｌｉｂｒａｒｙ ｉｅｅｅ； ｕｓｅ ｉｅｅｅ．ｓｔｄ＿ｌｏｇｉｃ＿１１６４．ａｌｌ； ｕｓｅ ｉｅｅｅ．ｓｔｄ＿ｌｏｇｉｃ＿ｕｎｓｉｇｎｅｄ．ａｌｌ； ｅｎｔｉｔｙ ｋｅｙｉｎ ｉｓ
ｐｏｒｔ（ｋ ： ｉｎ ｓｔｄ＿ｌｏｇｉｃ； －－有抖动的开关信号。 ｋｏｕｔ ： ｂｕｆｆｅｒ ｓｔｄ＿ｌｏｇｉｃ； －－消抖动后的开关信号。 ｃｌｋ＿１２５ ： ｉｎ ｓｔｄ＿ｌｏｇｉｃ）； －－时钟信号，１２５ Ｈｚ。
ｐｏｒｔ（ｃｌｋ＿１ｍ ： ｉｎ ｓｔｄ＿ｌｏｇｉｃ； －－时钟信号，１ ＭＨｚ。 ｓ１ ： ｉｎ ｓｔｄ＿ｌｏｇｉｃ； －－经过防抖后输入的调节频率的开关信号。 ｓ３ ： ｉｎ ｓｔｄ＿ｌｏｇｉｃ； －－经过防抖后输入的换挡开关信号。 ｓｔａｔｕｓｆ ： ｏｕｔ ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ ９； －－改变频率的控制计数器。 ｍｏｄｅ ： ｏｕｔ ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ １； －－换挡控制信号。 ｆｓ ： ｏｕｔ ｓｔｄ＿ｌｏｇｉｃ）； －－取样信号。
ｉｆ （ｍ＝１） ｔｈｅｎ ｍ＜＝０；
ｅｌｓｉｆ （ｍ＝０） ｔｈｅｎ ｍ＜＝１；
ｅｎｄ ｉｆ； ｅｎｄ ｉｆ； ｃａｓｅ ｓｔａｔｕｓ ｉｓ
ｗｈｅｎ ０＝＞ｎ＜＝１６６； －－信号 ｎ 用来控制对 １ ＭＨｚ 信号分频电路输出信号的频率。 ｗｈｅｎ １＝＞ｎ＜＝８３； ｗｈｅｎ ２＝＞ｎ＜＝５５； ｗｈｅｎ ３＝＞ｎ＜＝４１； ｗｈｅｎ ４＝＞ｎ＜＝３３； ｗｈｅｎ ５＝＞ｎ＜＝２７； ｗｈｅｎ ６＝＞ｎ＜＝２３； ｗｈｅｎ ７＝＞ｎ＜＝２０； ｗｈｅｎ ８＝＞ｎ＜＝１８； ｗｈｅｎ ９＝＞ｎ＜＝１６； ｗｈｅｎ ｏｔｈｅｒｓ＝＞ｎ＜＝ｎｕｌｌ； ｅｎｄ ｃａｓｅ； ｅｎｄ ｐｒｏｃｅｓｓ； ｐｒｏｃｅｓｓ（ｃｌｋ＿１ｍ） ｂｅｇｉｎ ｉｆ（ｃｌｋ＿１ｍ′ｅｖｅｎｔ ａｎｄ ｃｌｋ＿１ｍ＝′１′）ｔｈｅｎ ｉｆ（ｃｏｕｎｔ＝ｎ）ｔｈｅｎ －－ｎ 的值不同，输出信号的频率也不同。 ｃｏｕｎｔ＜＝１；
ｅｎｄ ｃｏｍｐｏｎｅｎｔ； ｃｏｍｐｏｎｅｎｔ ｏｕｔｐｕｔ －－调用信号输出模块。
ｐｏｒｔ（ｆｓ ： ｉｎ ｓｔｄ＿ｌｏｇｉｃ； ｓ２ ： ｉｎ ｓｔｄ＿ｌｏｇｉｃ； ｓｔａｔｕｓｈ ： ｏｕｔ ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ ８； ｆ ： ｏｕｔ ｓｔｄ
ｅｎｄ ｐｒｏｃｅｓｓ； ｅｎｄ ａａ； ② 分频及控制模块 ｌｉｂｒａｒｙ ｉｅｅｅ； ｕｓｅ ｉｅｅｅ．ｓｔｄ＿ｌｏｇｉｃ＿１１６４．ａｌｌ； ｕｓｅ ｉｅｅｅ．ｓｔｄ＿ｌｏｇｉｃ＿ｓｉｇｎｅｄ．ａｌｌ； ｕｓｅ ｉｅｅｅ．ｓｔｄ＿ｌｏｇｉｃ＿ｕｎｓｉｇｎｅｄ．ａｌｌ； ｅｎｔｉｔｙ ｆｐ ｉｓ
目 录
例 1 矩形波发生器­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­2 例 2 三角波发生器­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­15 例 3 数字频率计­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­22 例 4 数字钟­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­32 例 5 交通灯控制器­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­43 例 6 LED 字符显示器­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­52 例 7 LED 跑马灯­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­55 例 8 过河游戏­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­59 例 9 拔河游戏­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­69 例 10 键盘输入显示器 ­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­­82
ｅｎｄ ｆｐ ； ａｒｃｈｉｔｅｃｔｕｒｅ ａａ ｏｆ ｆｐ ｉｓ
ｓｉｇｎａｌ ｎ ： ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ １６６； ｓｉｇｎａｌ ｍ ： ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ １； ｓｉｇｎａｌ ｓｔａｔｕｓ ： ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ ９； ｓｉｇｎａｌ ｆｓ２ ： ｓｔｄ＿ｌｏｇｉｃ； ｓｉｇｎａｌ ｆｓ２＿１０ ： ｓｔｄ＿ｌｏｇｉｃ； ｓｉｇｎａｌ ｆｓ１ ： ｓｔｄ＿ｌｏｇｉｃ； ｓｉｇｎａｌ ｃｏｕｎｔ ： ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ １６６； ｓｉｇｎａｌ ｃ ： ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ １０； ｂｅｇｉｎ ｐｒｏｃｅｓｓ（ｓ１，ｓ３） ｂｅｇｉｎ
１
附 录
Ｉ 用 ＶＨＤＬ 设计数字系统实例
为了拓宽设计思路，在光盘中再举出一些用 ＶＨＤＬ 设计数字系统的实例。以下实例只提供简单的 总体框图和简单的注释作为提示，未涉及之处留给读者思考、开拓。
例 1 矩形波发生器
1. 设计任务及要求 (1) 设计一个矩形波发生器，输出频率范围为 10 Hz～1 kHz，分如下两挡： ○1 10Hz～100 Hz 挡，其频率可调节，频率递增步进长度为 10 Hz。 ○2 100 Hz～1 kHz 挡，其频率可调节，频率递增步进长度为 100 Hz。 (2) 输出矩形波的占空比在 10％～90％之间可调，调节的递增步进长度为 10％。 (3) 输出电压峰峰值为 5 V。 (4) 每个周期信号的构造数据由 30 个取样点的值组成。 2. 可选器件 EPM7128S、共阴极七段数码管、DAC0832、LM741、开关、电阻和电容。 3. 设计总体框图 矩形波发生器总体框图如附图 1.1 所示。
ｉｆ （ｓ１′ｅｖｅｎｔ ａｎｄ ｓ１＝′１′） ｔｈｅｎ
5
ｉｆ（ｓｔａｔｕｓ＝９）ｔｈｅｎ ｓｔａｔｕｓ＜＝０；
ｅｌｓｅ ｓｔａｔｕｓ＜＝ｓｔａｔｕｓ＋１；
ｅｎｄ ｉｆ； ｅｎｄ ｉｆ； ｉｆ （ｓ３′ｅｖｅｎｔ ａｎｄ ｓ３＝′１′） ｔｈｅｎ
ｅｎｄ ｐｒｏｃｅｓｓ； ｐ２ ：ｐｒｏｃｅｓｓ
4
ｂｅｇｉｎ ｓ＜＝ｄ１ ａｎｄ ｄ２； ｒ＜＝（ｎｏｔ ｄ１） ａｎｄ （ｎｏｔ ｄ２）； ａ＜＝ｓ ｏｒ （（ｎｏｔ ｒ） ａｎｄ ａ）；
ｅｎｄ ｐｒｏｃｅｓｓ； ｐ３ ：ｐｒｏｃｅｓｓ（ｃｌｋ＿１２５）
ｂｅｇｉｎ ｉｆ （ｃｌｋ＿１２５′ｅｖｅｎｔ ａｎｄ ｃｌｋ＿１２５＝′１′） ｔｈｅｎ ｑ２＜＝ｑ１； ｑ１＜＝ａ； ｅｎｄ ｉｆ； ｂ＜＝ｑ１ ａｎｄ ｎｏｔ ｑ２； ｋｏｕｔ＜＝ ｂ；
附图 1.1 矩形波发生器总体框图
4. 源程序及注释 (1) 上层模块 ｌｉｂｒａｒｙ ｉｅｅｅ； ｕｓｅ ｉｅｅｅ．ｓｔｄ＿ｌｏｇｉｃ＿１１６４．ａｌｌ；
2
ｕｓｅ ｉｅｅｅ．ｓｔｄ＿ｌｏｇｉｃ＿ｓｉｇｎｅｄ．ａｌｌ； ｕｓｅ ｉｅｅｅ．ｓｔｄ＿ｌｏｇｉｃ＿ｕｎｓｉｇｎｅｄ．ａｌｌ； ｅｎｔｉｔｙ ｃｈｅｉｆ ｉｓ
ｅｎｄ ｋｅｙｉｎ； ａｒｃｈｉｔｅｃｔｕｒｅ ａａ ｏｆ ｋｅｙｉｎ ｉｓ
ｓｉｇｎａｌ ａ，ｄ１，ｄ２，ｓ，ｒ，ｑ１，ｑ２，ｂ ： ｓｔｄ＿ｌｏｇｉｃ； ｂｅｇｉｎ ｐ１ ：ｐｒｏｃｅｓｓ（ｃｌｋ＿１２５）
ｂｅｇｉｎ ｉｆ（ｃｌｋ＿１２５＝′０′） ｔｈｅｎ ｄ１＜＝ｋ； ｄ２＜＝ｄ１； ｅｎｄ ｉｆ；
3
ｅｎｄ ｃｏｍｐｏｎｅｎｔ； ｃｏｍｐｏｎｅｎｔ ｄｉｓｐｌａｙ －－调用分频及显示模块。
ｐｏｒｔ（ｓｔａｔｕｓｆ ： ｉｎ ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ ９； ｓｔａｔｕｓｈ ： ｉｎ ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ ８； ｍｏｄｅ ： ｉｎ ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ １； ｃｌｋ＿１ｍ ： ｉｎ ｓｔｄ＿ｌｏｇｉｃ； ｃｌｋ＿１２５ ： ｏｕｔ ｓｔｄ＿ｌｏｇｉｃ； ｓｅｌ ： ｏｕｔ ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（５ ｄｏｗｎｔｏ ０）； ｄ ： ｏｕｔ ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（６ ｄｏｗｎｔｏ ０） ）；