高中通用技术 数字集成电路习题

集成电路考题一、填空题1、世界上第一个自动计算器是1832年。

2、Jack Kilby 提出IC 设想-—集成电路，由此获得诺贝尔奖,标志着数字时代的来临。

3、集成电路的发展按摩尔定律发展变化。

4、数字电路噪声进入的途径有电感耦合、电容耦合、电源和地的干扰。

5、N 型半导体的多子是自由电子，少子是空穴.6、P 型半导体的多子是空穴,少子是自由电子.7、二极管电流D I 与电压D V 的关系表达式为)1(/-=ΦT D V S D e I I 。

8、二极管的反向击穿类型有齐纳击穿和雪崩击穿。

9、互连线电容模型可用平行板电容模型等效，导线总电容的公式为10、互连线电容模型可用微带线模型等效，由平面电容和边缘电容构成。

11、导体为均匀的绝缘介质包围，可知一条导线的电容C 与电感L 的关系为u CL ε=。

12、CMOS 反相器噪声容限的定义有L NM 低电平噪声容限和H NM 高电平噪声容限.13、CMOS 反相器电路总功耗分为三部分,分别为dyn P 由充放电电容引起的动态功耗、dp P 直流通路电容引起的功耗、stat P 静态功耗。

14、静态CMOS 门由上拉网络PUN 和下拉网络PDN 构成。

15、CMOS 互补逻辑实现一个N 输入逻辑门所需MOS 管的个数为2N 个。

16、伪NMOS 逻辑实现一个N 输入逻辑门所需MOS 管的个数为N+1个。

17、动态逻辑实现一个N 输入逻辑门所需MOS 管的个数为N+2个。

18、动态逻辑电路工作过程分为预充电和求值两个阶段。

19、时序电路中与寄存器有关的参数分别为建立时间、维持时间、传播时间。

20、对于时钟偏差不敏感的触发器为Clocked CMOS （或为时钟控制CMOS ）。

21、2C CMOS 实现一个N 输入逻辑门所需MOS 管的个数为N+2个。

2223、半定制的电路设计方法分别是以单元为基础的设计方法和以阵列为基础的设计方法。

二、简答题1、画出双阱CMOS电路工艺顺序简化图.（P31)2、二极管的电流受工作温度的双重影响。

数字集成电路练习题一、填空题1．微波迈克尔逊干涉仪的半反镜可用____________、____________、____________等材料制作，实验中未用补偿板，是因为____________。

微波是波长在____________至____________范围内的电磁波，若微波实验中用的固定输出的的信号发生器，实验时用____________来调节____________。

2．由于微波频率较高，它的传输要采用____________或____________，微波测量的基本参量有____________、____________等。

3．单位体积内物体的质量称为物体的____________。

4．物理实验中常用的基本方法：____________、交换法、____________、_________、转换测量法、光学测量法。

5．测量可分为直接测量和____________。

6．相对论效应实验中，采用___________验证物体高速运动的_________与__________关系。

7．低温温度的测量一般可用___________、___________、__________测量。

_________温度计是负温度系数的。

8．高温超导材料的临界温度一般约在________以上。

超导材料的物理特性是_________、____________。

9．在速调管内电场和磁场作____________振荡，它们的位相差为____________。

微波在波导管中传输的波长，称为___________波长，它与波导宽度____________关。

10．检波晶体、二极管的伏安特性是非线性的，其电流I与探针所在处电场强度E的关系式为____________。

11．β粒子与物质作用，其单能峰的____________、____________均发生变化。

而γ射线与物质相互作用，____________变化，____________不变。

《数字集成电路基础》作业答案第一次作业1、查询典型的TTL与CMOS系列标准电路各自的VIH、VIL、VOH和VOL，注明资料出处。

2、简述摩尔定律的内涵，如何引领国际半导体工艺的发展。

第二次作业1、说明CMOS电路的Latch Up效应；请画出示意图并简要说明其产生原因；并简述消除“Latch-up”效应的方法。

答：在单阱工艺的MOS器件中（P阱为例），由于NMOS管源与衬底组成PN结，而PMOS 管的源与衬底也构成一个PN结，两个PN结串联组成PNPN结构，即两个寄生三极管(NPN 和PNP)，一旦有因素使得寄生三极管有一个微弱导通，两者的正反馈使得电流积聚增加，产生自锁现象。

影响：产生自锁后，如果电源能提供足够大的电流，则由于电流过大，电路将被烧毁。

消除“Latch-up”效应的方法：版图设计时：为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度；工艺设计时：降低寄生三极管的电流放大倍数：以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。

为减小寄生PNP管的寄生电阻Rs，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。

工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数；具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。

2、什么是器件的亚阈值特性，对器件有什么影响？答：器件的亚阈值特性是指在分析MOSFET时，当Vgs<Vth时MOS器件仍然有一个弱的反型层存在，漏源电流Id并非是无限小，而是与Vgs呈现指数关系，这种效应称作亚阈值效应。

影响：亚阈值导电会导致较大的功率损耗，在大型电路中，如内存中，其信息能量损耗可能使存储信息改变，使电路不能正常工作。

3、什么叫做亚阈值导电效应？并简单画出logI D-V GS特性曲线。

答：GS在分析MOSFET时，我们一直假设：当V GS下降到低于V TH时器件会突然关断。

高考通用技术考前必刷题一、选择题1．如图所示，电路中三极管均工作在开关状态，则输入端A、B、C与输出端F的逻辑关系正确的是A．F=AB+C+C B．F=A+CC．F=B+C D．F=C+C2．如图所示是某同学设计的光控电路图，针对该电路以下关于发光二极管状态的说法中，正确的是（）A．发光二极管白天一定不亮晚上一定亮B．发光二极管白天一定亮晚上一定不亮C．发光二极管晚上肯定亮D．发光二极管白天肯定不亮3．下列有关如图所示电路的说法中，正确的是A．V2为NPN型三极管B．V1不亮时，V2的集电结处于正向偏置状态C．V1逐渐变亮的过程中，V2始终工作在饱和状态D．②、③之间接光敏电阻，将Rp调节到合适的位置该电路可以作为简易光线过强报警（灯亮）电路4．如图所示的电路中，当半导体材料做成的热敏电阻浸泡到热水中时，电流表示数增大，则说明()A．在温度升高时，该热敏电阻阻值变大B．在温度升高时，该热敏电阻阻值变小C．半导体材料温度升高时，导电性能变差D．半导体材料温度降低时，导电性能变好5．如图所示的电路中，S1、S2、K都为按钮开关，初始时V1、V2都不发光，下列说法不正确的是（）A．按下S1后松开，V1发光B．按下S1后松开，再按下S2，V2发光C．按下K后，V1、V2都不发光D．按下S2后松开，V2发光6．如图所示为简易温度报警器，当温度超过设定温度时，LED灯发光报警。

关于此电路，下列说法正确的是()A．Rt是正温度系数的热敏电阻B．电阻R3的主要作用是分流C．调节可变电阻R W可以改变报警温度D．三极管V2的管型是NPN管7．电子元器件的封装往往包含了一定的信息，下列解读正确的是()A．图1，继电器上标注DC24V，表示只要接在线圈上的电压不超过24V，继电器都能正常工作B．图2，电容上标注250V，说明电容两端的电压必须达到250V才能正常工作C．图3，电阻的色环颜色为红红黄金，表明它的阻值约为220kΩD．图4，可变电阻上标注102，表明其最大阻值是102Ω8．下列四个选项中，哪一项是正确与非门组成的触发器（）A．B．C．D．9．小明设计了如图所示的电路，V1工作在开关状态，下列分析中正确的是（）A．S闭合时，V2不发光，V3发光B．S闭合时，V2发光，V3发光C．S断开时，V2不发光，V3发光D．S断开时，V2发光，V3发光10．如图所示是某车库报警系统电路原理图。

北京大学信息学院考试试卷考试科目： 数字集成电路原理 考试时间 姓名： 学号：题 号 一 二三四五六七八九 十总分分 数 阅卷人以下为答题纸，共 6 页一、填空1、（4分）CMOS 逻辑电路中NMOS 管是（ 增强 ）型，PMOS 管是（增强）型； NMOS 管的体端接（ 地 ），PMOS 管的体端接（ VDD ）。

2、（8分）CMOS 逻辑电路的功耗由3部分组成，分别是（ 动态功耗 ）、（开关过程中的短路功耗）和（ 静态功耗 ）；增大器件的阈值 电压有利于减小（ 短路功耗和静态 ）功耗。

3、（6分）饱和负载NMOS 反相器的3个主要缺点是：（ 输出高电平有阈值损失 ）,( 输出低电平不是0，与比例因子Kr 相关 ), ( 输出低电平时有静态功耗 ) 。

4、（3分）三态输出电路的3种输出状态是：（ 高电平 ）， （ 低电平 ）和（ 高阻态 ）。

二、（12分）画出实现ABC D C B A Y +++=)(的静态CMOS 电路，如果所有MOS管的导电因子都是K ,分析几个输入同步变化的等效反相器的导电因子（K Neff 和K Peff ），在什么输入状态下电路有最小的低电平噪声容限。

Kneff = 1/(1/3k + 1/k) + k/3 = 3k/4 + k/3 = （13/12）K;Kpeff = 1/(1/3k + 1/k) + k/3 = （13/12）K;当 D = 1 ，A、B、C 同步变化时，上拉通路3个串联的PMOS 管起作用，下拉支路所有NMOS 都起作用，Kneff 最大 ， Kpeff 最小，传输特性曲线在最左边。

三、（12分）分析下面2个电路的逻辑功能，若所有输入高电平都是5V、输入低电平都是0V，电源电压是5V，所有MOS 管的阈值电压绝对值都是0.8V，分析2个电路的输出高、低电平和主要优缺点。

（1） （2） 电路 1） ⎩⎨⎧=======+=VB A VB A Vol B A AB Y 2.4Voh 15Voh 0,0,时，时， ，电路 2） B A B A B A AB Y +=++=，低电平0V ，高电平 4.2V 电路1）结构简单，节省面积，逻辑电平与输入状态相关，驱动能力差，噪声容限小。

电子控制系统的信号处理一、数字信号1.连续变化量与非连续变化量连续变化的量，可用连续变化的曲线或直线描述；非连续变化的量，可用柱状图或数字等表示。

讨论事物的量的变化是连续变化还是非连续变化，要注意以下两个问题：(1)连续变化与非连续变化是指一个量的变化规律，而不是某一时刻的偶然行为。

(2)量是连续变化还是非连续变化，还要考虑该量的边界条件。

2.模拟信号与数字信号通常模拟信号泛指那些数值可连续变化的信号。

如模拟声音波形的信号；有些非连续变化的量用二进制表示，且用高、低电平表示二进制中的“1”和“0”，则其形成在高、低电平之间来回跳变的电信号就是数字信号。

在数字电路中，电压(电流、频率、相位等)的大小分为高、低两级。

通常将这两个高、低不同的电压级(或其他量级)分别称为高电平和低电平。

TTL电路中，高电平对应为2.4～5V，低电平对应为0～0.8 V；COMS电路中，高电平对应为3～5 V，低电平对应为0～2 V。

3.数字信号中，①________与②________只有两个符号，因而可以代表任何一对相互对立、符合排中律的事物。

如“有”与“无”、“是”与“否”、“真”与“假”等。

4.数字信号具有三个优点：③________、④________、⑤________。

(1)由于数字电路是以二值数字逻辑为基础的，只有0和1两个基本数字，易于用电路来实现，比如可用二极管、三极管的导通与截止这两个对立的状态来表示数字信号的逻辑0和逻辑1。

(2)由数字电路组成的数字系统工作可靠。

精度较高，抗干扰能力强。

它可以通过整形很方便地去除叠加于传输信号上的噪声与干扰，还可利用差错控制技术对传输信号进行查错和纠错。

(3)数字信息便于长期保存，比如可将数字信息存入磁盘、光盘等长期保存。

数字电路不仅能完成数值运算，而且能进行逻辑判断和运算，这在控制系统中是不可缺少的。

数字集成电路产品系列多、通用性强、成本低。

5．数字信号中“1”和“0”的意义数字信号只有两个离散值，常用数字0和1来表示，注意，这里的0和1没有大小之分，只代表两种对立的状态，称为逻辑0和逻辑1，也称为二值数字逻辑。

思考题与习题1-1 填空题1）三极管截止的条件是U BE ≤0V。

三极管饱和导通的条件是I B≥I BS。

三极管饱和导通的I BS是I BS≥（V CC－U CES）/βRc。

2）门电路输出为高电平时的负载为拉电流负载，输出为低电平时的负载为灌电流负载。

3）晶体三极管作为电子开关时，其工作状态必须为饱和状态或截止状态。

4） 74LSTTL电路的电源电压值和输出电压的高、低电平值依次约为 5V、2.7V、0.5V 。

74TTL电路的电源电压值和输出电压的高、低电平值依次约为 5V、2.4V、0.4V 。

5）OC门称为集电极开路门门，多个OC门输出端并联到一起可实现线与功能。

6） CMOS 门电路的输入电流始终为零。

7） CMOS 门电路的闲置输入端不能悬空，对于与门应当接到高电平，对于或门应当接到低电平。

1-2 选择题1）以下电路中常用于总线应用的有 abc 。

A.TSL门B.OC门C.漏极开路门D.CMOS与非门2）TTL与非门带同类门的个数为N，其低电平输入电流为1.5mA，高电平输入电流为10uA，最大灌电流为15mA，最大拉电流为400uA，选择正确答案N最大为 B 。

A.N=5B.N=10C.N=20D.N=403）CMOS数字集成电路与TTL数字集成电路相比突出的优点是 ACD 。

A.微功耗B.高速度C.高抗干扰能力D.电源范围宽4）三极管作为开关使用时，要提高开关速度，可 D 。

A.降低饱和深度B.增加饱和深度C.采用有源泄放回路D.采用抗饱和三极管5）对于TTL与非门闲置输入端的处理，可以 ABD 。

A.接电源B.通过电阻3kΩ接电源C.接地D.与有用输入端并联6）以下电路中可以实现“线与”功能的有 CD 。

A.与非门B.三态输出门C.集电极开路门D.漏极开路门7）三态门输出高阻状态时， ABD 是正确的说法。

A.用电压表测量指针不动B.相当于悬空C.电压不高不低D.测量电阻指针不动8）已知发光二极管的正向压降U D = 1.7V ，参考工作电流I D = 10mA ， 某TTL 门输出的高低电平分别为U OH = 3.6V ，U OL = 0.3V ，允许的灌电流和拉电流分别为 I OL = 15mA ，I OH = 4mA 。

浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A姓名 学号 班级 任课教师一、填空题（本大题共10小题，每空格1分，共10分）请在每小题的空格中填上正确答案。

错填、不填均无分。

1．十进制数（68）10对应的二进制数等于 ；2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（HDL ）法等，其中 描述法是基础且最直接。

3．1A⊕可以简化为 。

4．图1所示逻辑电路对应的逻辑函数L 等于 。

A B L≥1&CYC图1 图25．如图2所示，当输入C 是（高电平，低电平） 时，AB Y =。

6．两输入端TTL 与非门的输出逻辑函数AB Z =，当A =B =1时，输出低电平且V Z =0.3V ，当该与非门加上负载后，输出电压将(增大，减小) 。

7．Moore 型时序电路和Mealy 型时序电路相比， 型电路的抗干扰能力更强。

8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 状态。

9．JK 触发器的功能有置0、置1、保持和 。

10．现有容量为210×4位的SRAM2114，若要将其容量扩展成211×8位，则需要 片这样的RAM 。

二、选择题（本大题共10小题，每小题2分，共20分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。

错选、多选或未选均无分。

11．十进制数（172）10对应的8421BCD 编码是 。

【 】A ．（1111010）8421BCDB ．（10111010）8421BCDC ．（000101110010）8421BCD D ．（101110010）8421BCD12．逻辑函数AC B A C B A Z +=),,(包含 个最小项。

【 】A ．2B ．3C ．4D ．513．设标准TTL 与非门AB Z =的电源电压是+5V ，不带负载时输出高电平电压值等于+3.6V ，输出低电平电压值等于0.3V 。

§3.3数字集成电路练习二选课班：______行政班：______姓名：________学号：_____一、教材P59集成芯片：1.TTL与COMS部分参数对照注：①不同型号的器件的参数有区别，使用时必须查阅手册。

②此表仅为小规模集成电路的参数。

2.常用集成门电路的型号3.部分常用集成逻辑门引脚图二、巩固练习1.举重比赛有3个裁判，一个主裁判A和两个副裁判B、C。

杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。

只有当两个或两个以上裁判判明成功，且其中有一个为主裁判时，表明成功的灯才亮。

试设计一个举重裁判表决电路，补充完整以下的设计过程。

设计数字电路的步骤分四步：（1）对电路的输入端、输出端的名称及其所代表的逻辑含义加以指定。

该表决电路的输入端有三个，分别为_________、_________、_________ ，对应主裁判及两个副裁判的表决意见。

输出端F对应举重裁判表决结果。

将所有可能的情况列真值表如表格所示，请将其补充完整。

（2）根据能使输出为1的条件，分析其输出与输入之间的逻辑关系。

当A =_________，B或C任意一个为_________时，该表决电路输出F才为1。

（3）将上述逻辑关系用逻辑表达式表示。

该表决电路的逻辑表达式为F= __________________（4）选择合适的数字集成电路和其他有关器件搭接此电路。

①用基本门电路（最少数量）搭接的逻辑电路图为：②参考教科书59页小资料，若可选的集成电路芯片为CT74LS08、CT74LS32，请补充输入端及两块芯片的连接线，将电路连接完整。

（要求：用铅笔连线！）说明：C1、C2、C4、C8为开关，向上为接电源，向下为接地。

2.根据教材P62内容，参照教材P59资料，选择合适的集成逻辑门完成四舍五入电路，要求：（1）填写真值表并写出逻辑关系表达式；（2C0=____________________________________________（3）选择合适的集成芯片（用同类型集成芯片），在下图框中书写其型号（如CT74LS00）；（4）连接逻辑电路图，将将输出驱动发光二极管；（要求：用铅笔连线！）说明：C1、C2、C4、C8为开关，向上为接电源，向下为接地。

1Chapter 11 Problem SetChapter 11PROBLEMS1.[E, None, 11.6] For this problem you are given a cell library consisting of full adders and two-input Boolean logic gates (i.e. AND, OR, INVERT, etc.).a.Design an N-bit two's complement subtracter using a minimal number of Boolean logicgates. The result of this process should be a diagram in the spirit of Figure 11.5 . Specifythe value of any required additional signals (e.g., C in ).b.Express the delay of your design as a function of N , tcarry , t sum , and the Boolean gate delays(t and , t or , t inv , etc.).2.[M, None, 11.6] A magnitude comparator for unsigned numbers can be constructed using fulladders and Boolean logic gates as building blocks. For this problem you are given a celllibrary consisting of full adders and arbitrary fan-in logic gates (i.e., AND, OR, INVERTER,etc.).a.Design an N -bit magnitude comparator with outputs and A = B using a minimalnumber of Boolean logic gates. The result of this process should be a diagram in the spiritof Figure 11.5. Specify the value of any required control signals (e.g., C in ).b.Express the delay of your design in computing the two outputs as a function of N , tcarry ,t sum , and the Boolean gate delays (t and , t or , t inv , etc.).3.3.[E, None, 11.6] Show how the arithmetic module in Figure 0.1 can be used as a comparator.Derive an expression for its propagation delay as a function of the number of bits.4.[E, None, 11.6] The circuit of Figure 11.2 implements a 1-bit datapath function in dynamic(precharge/evaluate) logic.a.Write down the Boolean expressions for outputs F and G . On which clock phases are out-puts F and G valid?b.To what datapath function could this unit be most directly applied (e.g., addition, subtrac-tion, comparison, shifting)?5.[M, None, 11.3] Consider the dynamic logic circuit of Figure 0.2 .a.What is the purpose of transistor M1? Is there another way to achieve the same effect, butwith reducing capacitive loading on the clock Φ?A B ≥Figure 0.1Arithmetic module.a i a ib j b jc jd jc j +1j+1c 0c 1d 0d 1c 1c 2d 1d 2c 2c 3d 2d 3c 3c 4d 3d 4a 0b 0a 1b 1a 2b 2a 3b 32Chapter 11 Problem Setb.How can the evaluation phase of F be sped up by rearranging transistors? No transistorsshould be added, deleted, or resized.c.Can the evaluation of G be sped up in the same manner? Why or why not?6.[M, SPICE, 11.3] The adder circuit of Figure 0.3 makes extensive use of the transmissiongate XOR. V DD = 2.5 V.a.Explain how this gate operates. Derive the logic expression for the various circuit nodes.Why is this a good adder circuit?b.Derive a first-order approximation of the capacitance on the C o -node in equivalent gate-capacitances. Assume that gate and diffusion capacitances are approximately identical.Compare your result with the circuit of Figure 11-6 .c.Assume that all transistors with the exception of those on the carry path are minimum-size. Use 4/0.25 NMOS and 8/0.25 PMOS devices on the carry-path. Using SPICE simu-lation, derive a value for all important delays (input-to-carry, carry-to-carry, carry-to-sum).A C inB B A ΦΦA B C in ABC inF GFigure 0.2Datapath module bit-slice.M 1Figure 0.3Quasi-clocked adder circuit.A A iV C oC i Signal setup Carry generationSum generationDigital Integrated Circuits - 2nd Ed 37.[M, None, 11.3] The dynamic implementation of the 4-bit carry-lookahead circuitry from Fig.11-21 can significantly reduce the required transistor count.a.Design a domino-logic implementation of Eq. 11.17 . Compare the transistor counts of thetwo implementations.b.What is the worst-case propagation delay path through this new circuit?c.Are there any charge-sharing problems associated with your design? If so, modify yourdesign to alleviate these effects.8.[C, None, 11.3] Figure 0.4 shows a popular adder structure called the conditional-sum adder.Figure 0.4.a shows a four-bit instance of the adder, while 0.4.b gives the schematics of thebasic adder cell. Notice that only pass-transistors are used in this implementation.a.Derive Boolean descriptions for the four outputs of the one-bit conditional adder cell.b.Based on the results of describe how the schematic of 0.4.a results in an addition.c.Derive an expression for the propagation delay of the adder as a function of the number ofbits N . You may assume that a switch has a constant resistance R on when active and thateach switch is identical in size.9.[M, None, 11.3] Consider replacing all of the NMOS evaluate transistors in a dynamicManchester carry chain with a single common pull-down as shown in Fgure 0.5.a. Assumethat each NMOS transistor has (W /L )N = 0.5/0.25 and each PMOS has (W /L )P = 0.75/0.25.Further assume that parasitic capacitances can be modeled by a 10 fF capacitor on each of theFigure 0.4Conditional-sum adder.A A B B A A B S 0A A B B AA B S 1AB A A AC 0ABA AAC 1(b) Conditional adder cell (a) Four-bit conditional-sum adderS 0S 1S 2S 3C out Conditional Cell Conditional Cell Conditional Cell ConditionalCellC 1C 0S 1S 0C 1C 0S 1S 0C 1C 0S 1S 0C 1C 0S 1S 0B 3A 3B 2A 2B 1A 1B 0A 04Chapter 11 Problem Setinternal nodes: A , B , C , D , E , and F . Assume all transistors can be modeled as linear resistorswith an on-resistance, R on = 5 k Ω.a.Does this variation perform the same function as the original Manchester carry chain?Explain why or why not.b.Assuming that all inputs are allowed only a single zero-to-one transition during evalua-tion, will this design involve charge-sharing difficulties? Justify your answer.plete the waveforms in Figure 0.5b for P 0 = P 1 = P 2 = P 3 = 2.5 V and G 0 = G 1 = G 2 =G 3 = 0 V. Compute and indicate t pHL values for nodes A , E , and F . Compute and indicate10.[M, None, 11.3] Consider the two implementations of Manchester carry gates in Figure 11-8.pare the delay per segment of the two implementationsb.Compare the layout complexities of the two gates using stick diagrams.c.In the precharged Manchester carry chain using the gate from b. find the probability thatthe carry signal is propagated from the 15th to the 16thbit of a 32-bit adder, assuming ran-dom inputs.11.[C, None, 11.3] Consider the Radix-4 and Radix-2 Kogge-Stone adders from Figures 11-22and 11-27 extended to 64-bits. All gates are implemented in domino and all gates in a stagehave the same size. The adders have an overall fanout (electrical effort) of 6.ing logical effort, identify the critical path.b.Size the gates for minimum delay (hint: don't forget to factor in branching). Which adderis faster?c.Let's now consider sparse versions of each of the above trees. In a tree with a sparseness of2, only every other carry is computed and it is used to select 2 sums. Similarly, a tree witha sparseness of 4 computes every fourth carry - and that carry signal is used to select 4sums. Repeat a. and b. for Radix-2 and Radix-4 trees with sparseness of 2 and 4 and com-pare their speed. Which adder is fastest?pare the switching power of all adders analyzed in this problem.12.[C, None, 11.3] In this problem we will analyze a carry-lookahead adder proposed by H. Lingmore than 20 years ago, but still among the fastest adders available. In a conventional adder,in order to add two numbersA = a n −12n −1 + a n −22n −2 + .... + a 020B = b n −12n −1 + b n −22n −2 + .... + b 020we first compute the local carry generate and propagate terms:P 0C in P 1G 0P 2G 1P 3G 2G 3φφV DD Figure 0.5Alternative dynamic Manchester carry-chain adder.A B C D E F (a) Circuit schematic (b) Partial waveformsφAEFCDigital Integrated Circuits - 2nd Ed 5g i = a i b i pi = a i + b ithen, with a ripple or a tree circuit we form the global carry-out terms resulting from the recurrence relation:G i = g i + p i G i −1Finally, we form the sum of A and B using local expressions:In the conventional adder, the terms G i have, as described, a physical significance. However,an arbitrary function could be propagated, as long as sum terms could be derived. Ling'sapproach is to replace G i with:H i = G i + Gi −1i.e. H i is true if "something happens at bit i " - there is a carry out or a carry in. H i is so-called"Ling's pseudo-carry".a.Show that:H i = g i + ti −1H i −1where p i = a i + b i (it was Ling’s idea to change the notation).b.Find a formula for computing the sum out of the operands and Ling's pseudo-carry.c.Unroll the recursions for G i and H i for i = 3. You should get the expressions fpr G 3 and H 3as a function of the bits of input operands. Simplify the expressions as much as possible.d.Implement the two functions using n-type dynamic gates. Draw the two gates and size thetransistors. Which one helps us build a faster adder? Explain your answer.13.[M, None, 11.4] An array multiplier consists of rows of adders, each producing partial sumsthat are subsequently fed to the next adder row. In this problem, we consider the effects ofpipelining such a multiplier by inserting registers between the adder rows.a.Redraw Figure 11-31 by inserting word-level pipeline registers as required to achievemaximal benefit to throughput for the 4x 4 multiplier. Hint: you must use additional regis-ters to keep the input bits synchronized to the appropriate partial sums.b.Repeat for a carry-save, as opposed to ripple-carry, architecture.c.For each of the two multiplier architectures, compare the critical path, throughput, andlatency of the pipelined and nonpipelined versions.d.Which architecture is better suited to pipelining, and how does the choice of a vector-merging adder affect this decision?14.[M, None, 11.4] Estimate the delay of a 16x16 Wallace tree multiplier with the final adderimplemented using a Radix-4 tree. One FA has a delay of t p , a HA 2/3*t p and a CLA stage½*t p .15.[E, None, 11.5] The layout of shifters is dominated by the number of wires running through acell. For both the barrel shifter and the logarithmic shifter, estimate the width of a shifter cellas a function of the maximum shift-width M and the metal pitch p .16.[E, None, 11.7] Consider the circuit from Figure 0.7 . Modules A and B have a delay of 10 nsand 32 ns at 2.5V, and switch 15 pF and 56 pF respectively. The register has a delay of 2 nsand switches 0.1 pF. Adding a pipeline register allows for reduction of the supply voltagewhile maintaining throughput. How much power can be saved this way? Delay with respectto V DD can be approximated from Figure 11-57.17.[E, None, 11.7] Repeat Problem 16, using parallelism instead of pipelining. Assume that a 2-to-1 multiplexer has a delay of 4 ns at 2.5 V and switches 0.3 pF. Try parallelism levels of 2and by 4. Which one is preferred?S i p i G i 1–⊕=6Chapter 11 Problem Set DESIGN PROBLEMUsing the 0.25 µm CMOS technology, design a static 32-bit adder, with the fol-lowing constraints:1.input capacitance on each bit is limited to not more than 50fF.2.each bit is loaded with 100fF.Use a carry lookahead tree of your choice for implementation. The goal is toachieve the shortest propagation delay.Determine the logic design of the adder and W and L of all transistors.Initially size the design using the method of logical effort. Estimate the capaci-tance of carry signal wires based on the floorplan. Verify and optimize thedesign using SPICE. Compute also the energy consumed per transition. If youhave a layout editor available, perform the physical design, extract the real cir-cuit parameters, and compare the simulated results with the ones obtained ear-lier. For implementation use the 144λ.bit-slice pitch, that corresponds to 36metal-1 tracks. Use metal 1 for cell-level power distrbution and intra-cell rout-ing, metal-2 for short interconnect and metal-3 and metal-4 for long carries.R e g is t er Re gis t e r Figure 0.6Pipelined datapath.A B In Out。

说明：[难度等级（E容易M中等C难），需要的设计工具，与之相关的章节]第5章CMOS反相器4. [E, None, 3.3.3]对于图5.3中的输出负载为3pF的反相器：a. 计算t plh，t phl和t pb. 上升延时和下降延时是否相等？为什么？c. 计算静态和动态功耗，假设门的时钟频率尽可能的快。

图5.3 电阻负载反相器7. 考虑图5.5中的电路。

器件M1是一个标准的NMOS器件。

器件M2除了阈值电压为负并且其值为-0.4V之外，和M1有共同的特性。

假设耗尽型器件M2的所有电流公式和不等式（来决定工作模式）与规范的NMOS器件相同。

并假设输入IN有0V到2.5V的摆幅。

图5.5 一个耗尽型负载的NMOS反相器a.器件M2的栅极和源极相连。

如果V IN =0V，那么输出电压是多少？在稳态，对于这个输入，器件M2的工作模式是什么？b.计算V IN =2.5V时的输出电压。

为简化计算，你可以假设V OUT很小。

在稳态，对于这个输入，器件M2的工作模式是什么？c.假设Pr(LN=0)=0.3，这个电路的静态功耗是多少？8. [M, None, 3.3.3]一个NMOS晶体管用来向一个大电容充电，如图5.6所示：a. 确定这个电路的t pLH，假设输入节点有一个0到2.5V的理想阶跃信号。

b. 假设一个5kΩ的电阻R S用来对电容放电至地，确定t pHL的值。

c. 确定在对电容充电期间从电源得到多少能量。

其中多少能量在M1中被消耗？在放电期间，多少能量在下拉电阻上消耗？当R S减小至1kΩ时又是多少？d. NMOS晶体管用一个PMOS器件代替，k p和原先NMOS的k n相等。

替换后的结构是否比以前快？解释为什么。

图5.6 注明W/L比的电路图12. 考虑图5.9的低摆幅驱动：a. 输出节点（V out）的电压摆幅是多少？假设γ =0。

b. 输入端有一个从0V 到2.5V的翻转，估算（i）来自于电源的能量和（ii）能量损耗。

第六章习题
1. 使用互补CMOS 电路实现逻辑表达式(()())X A B C D E F G 。

当反相器的NMOS W/L=2, PMOS W/L=6时输出电阻相同，根据这个确定该网络中各个器件尺寸。

哪一种输入模式将会有最差和最好的上拉和下拉电阻？
2. 考虑下图，
a ． 下面的CMOS 晶体管网络实现的是什么逻辑功能？反相器的NMOS W/L=4, PMOS W/L=8时输出电阻相同，根据这个确定该网络中各个器件尺寸。

b ． 当输入是什么模式时pHL t 和pLH t 最差。

最初的输入模式是什么，必须采用哪一种输入才能取得最大传输延时？考虑在内部节点中的电容的影响。

3.CMOS组合逻辑
a．下图中的两个电路A和B是否实现同一个逻辑函数？如果是的话，是什么逻辑；
如果不是的话，给出两个电路的布尔表达式。

b．这两个电路的输出电阻是否总是相同？分析解释。

c．这两个电路的上升下降时间是否总是相同？分析解释。

第一章数字逻辑概论1.1 数字电路与数制信号1.1.1 试以表1.1.1所列的数字集成电路的分类为依据，指出下列IC器件属于何种集成度器件：（1）微处理器；（2）计数器；（3）加法器；（4）逻辑门；（5）4兆位存储器。

解：依照表1.1.1所示的分类，所列的五种器件：（1）、（5）属于大规模；（2）、（3）属于中规模；（4）属于小规模。

1.1.2一数字信号波形如图题1.1.2所示，试问该波形所代表的二进制数是什么？解：图题1.1.2所示的数字信号波形的左边为最高位（MSB），右边为最低位（LSB），低电平表示0，高电平表示1。

该波形所代表的二进制数为010110100。

1.1.3 试绘出下列二进制数的数字波形，设逻辑1的电压为5V，逻辑0的电压为0V。

（1）001100110011（2）0111010 （3）1111011101解：用低电平表示0，高电平表示1，左边为最高位，右边为最低位，题中所给的3个二进制数字的波形分别如图题1.1.3（a）、（b）、（c）所示，其中低电平为0V，高电平为5V。

1.1.4一周期性数字波形如图1.1.4所示，试计算：（1）周期；（2）频率；（3）占空比。

解：因为图题1.1.4所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期，T=10ms。

频率为周期的倒数，f=1/T=1/0.01s=100Hz。

占空比为高电平脉冲宽度与周期的百分比，q=1ms/10ms×100%=10%。

1.2 数制1.2.1 一数字波形如图1.2.1所示，时钟频率为4kHz，试确定：（1）它所表示的二进制数；（2）串行方式传送8位数据所需要的时间；（3）以8位并行方式传送的数据时需要的时间。

解：该波形所代表的二进制数为00101100。

时钟周期T=1/f=1/4kHz=0.25ms。

串行方式传送数据时，每个时钟周期传送1位数据，因此，传送8位数据所需要的时间t=0.25ms×8=2ms。