EDA作业

第一章绪论作业1、EDA的英文全称是什么？EDA的中文含义是什么？答：EDA的英文全称是Electronic Design Automation；中文含义是电子设计自动化。

5、FPGA和CPLD各包含几个基本组成部分？答：FPGA和CPLD均包含三个部分：可编程逻辑单元阵列、可编程互连、可编程I/O单元。

CPLD内部的可编程逻辑单元以乘积项阵列为主，而FPGA内部采用LUT加寄存器结构。

6、FPGA和CPLD各有什么特点？二者在存储逻辑信息方面有什么区别？在实际使用中，在什么情况下选用CPLD？在什么情况下选用FPGA？答：特点：CPLD内部的可编程逻辑单元以乘积项阵列为主，触发器数量相对FPGA要少，规模和复杂度较低。

FPGA内部采用LUT加寄存器结构，触发器数量多，规模和复杂度较高。

在存储逻辑信息方面，CPLD主要采用PROM存储信息；FPGA主要采用SRAM存储信息。

在实际使用中，一般规模逻辑设计，以控制功能为主的情况下优先选用CPLD。

对于复杂逻辑设计，需要存储大量数据的情况下优先选用FPGA。

10、对于目标器件为FPGA/CPLD的VHDL设计，其工程设计包括几个主要步骤？每步的结果是什么？答：主要设计步骤：（1）设计输入：采用HDL语言、原理图、状态图等方式，结果为设计的源代码。

（2）逻辑综合：将RTL级描述转换为优化过的具有特定工艺的门级实现，产生网表文件。

（3）目标器件的布线/适配：将综合器产生的网表文件映射到目标器件中，产生最终的下载文件。

（4）目标器件的编程/下载，得到具有特定功能的电路。

（5）硬件仿真、测试，11、名称解释逻辑综合、逻辑适配、行为仿真、功能仿真、时序仿真答：逻辑综合：将RTL级描述转换为优化过的具有特定工艺的门级实现，即网表文件。

逻辑适配：将综合器产生的网表文件映射到目标器件中，产生最终的下载文件。

行为仿真：将源程序直接送到VHDL仿真器中所进行的仿真。

功能仿真：将综合后的网表文件送到VHDL仿真器中所进行的仿真。

(多选题)1: 按照处理的HDL语言类型，仿真器可以分为（）。

A: Verilog HDL仿真器
B: VHDL HDL仿真器
C: 混合仿真器
正确答案: A,B,C
(多选题)2: 用PLD器件实现设计的优势有哪些（）？
A: 周期短
B: 投入少
C: 风险小
D: 对于成熟的设计往往采用PLD
正确答案: A,B,C
(多选题)3: 目前常用的硬件描述语言为：（）。

A: Verilog
B: VHDL
C: 和 VC
D: VB
正确答案: A,B
(多选题)4: 常用的综合工具有哪些（）。

A: FPGA Express
B: FPGA compiler
C: Synplify Pro
正确答案: A,B,C
(多选题)5: 目前的EDA技术主要特点有哪些（）。

A: 使用普及
B: 应用广泛
C: 工具多样
D: 软件功能强大
正确答案: A,B,C,D
(多选题)6: ASIC电路特点描述正确的是（）。

A: 周期长
B: 投入高
C: 功耗低
D: 省面积
正确答案: A,B,C,D
(多选题)7: 下面哪些是专业提供PLD器件厂商（）。

A: Xilinx
B: Altera
C: Lattice。

eda一、如图1所示，电路为二级电压串联负反馈的放大电路，其中Vs为V AC/SOURCE，其属性设置为默许值。

三极管Q2N3904的模型参数为默许值。

试用EWB软件作如下的分析：（1）求直流工作点；（2）求无负反馈（即无电阻Rf）时的输入电阻、输出电阻、电压增益和上限截止频率；（3）当电阻Rf别离为6.2kΩ、15kΩ和30kΩ时的反馈深度，并总结反馈深度对放大电路性能的阻碍。

（25分）Re1300Rb420kRs 200Rf6.2kVcc12VdcCe210uCe110uR55kQ2Q2N3904Cb22.2uRb3300kVoutQ1Q2N3904Vs1Vac 0VdcCb12.2uVinRe2680Rb1300kCb32.2u Re3820Rc15.1kR2b20kRc25.1kIb=1.11uA, Ic=126.121uA, Uce=11.242；图二Ui=986.856mV, Ii=77.076uA, Uo=3.118V; Ri=Ui/Ii=986.856mV/77.076uA=12.8K。

Uo1=5.193V;Ro=(Uo1/Uo-1）*R5=3.4KA=Uo/Ui=3.118V/986.856mV=3.15;Af=2.462V/987.371mV=2.5Af=2.803V/987.371mV=2.8Af=2.947V/986.945mV=3反馈深度1+AF=A/Af；由上可得：Af减小二级电压串联负反馈：Ri=Ri/(1+Af);Ro=Ro*(1+Af);使的Ri减小Ro增大;二、设计题。

设计一个水温操纵系统。

（40分）大体要求：一升水由1kW的电炉加热，要求水温能够在必然范围内由人工设定，并能在环境温度降低时实现自动调整，以维持设定的温度大体不变。

达到的性能指标：①温度设定范围：40～90℃，最小区分度为1℃；②操纵精度：温度操纵的静态误差≤1℃；③用十进制数码显示实际水温；④能打印实测水温值；⑤具有通信能力，可接收其他数据设备发来的命令，或将结果传送到其他数据设备。

交通灯控制器设计一.系统功能设计要求设计制作一个用于十字路口的交通灯控制器，要求如下：（1）南北和东西方向各有一组红、绿、黄灯来指挥交通，持续时间分别为25S，20S，和5S。

（2）当有特殊情况（如消防车、救护车等）时，两个方向均为红灯亮，计时停止。

（3）当特殊情况结束后,控制器恢复原来状态，继续正常运行。

（4）用两组数码管，以倒计时方式显示两个方向允许通行或禁止通行的时间。

二.设计原理1.交通灯控制器的状态转换根据题目要求将将红绿灯的状态转换列成如下表：2.设计方案1)由于交通灯需要使用2位7段LED数码管指示通行剩余时间，故采用LED动态扫描方式显示当前时间。

频率设定CLK1k对应的频率为50MHZ。

2)控制模块是交通灯的核心，主要控制交通灯按工作顺序自动变换，同时控制倒计时模块工作，每当倒计时回零时，控制模块接收到一个计时信号，从而控制交通灯进入下一个工作状态。

3)每个方向有一组2位倒计时器模块，用以显示该方向交通灯剩余的点亮时间。

4)显示模块由两部分组成，一是由七段数码管组成的倒计时显示器，每个方向两个七段数码管；二是由发光二极管代替的交通灯，每个方向3个发光二极管。

三．变量符号说明其中，CLK1K为系统时钟信号输入端，SN为禁止通行信号输入通行信号输入端，light0为东西红灯信号输出端，light1为东西黄灯信号输出端，light2为东西绿灯信号输出端，light3为南北红灯信号输出端，light4为南北黄灯信号输出端，light5为南北绿灯信号输出端，led1、led2、led3、led4为数码管地址选择信号输出端。

四．代码说明library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity Hongld ISport (clk1k,SN:in std_logic; --SN紧急情况led1, led2, led3, led4 :out std_logic_vector (6 downto 0);--显示管显示时间用light:out std_logic_vector (5 downto 0)); --红绿黄灯end Hongld;architecture traffic1 of Hongld ISsignal S:std_logic_vector (1 downto 0); --状态signal DXT:std_logic_vector(7 downto 0):=X"01"; --东西方向时间signal NBX:std_logic_vector(7 downto 0):=X"01"; --南北方向时间signal ART,AGT,AYT,BRT,BGT,BYT: std_logic_vector(7 downto 0); --红绿黄灯信号signal temp: integer range 0 to 49999999; --产生1s计数器时计数signal clk: std_logic;beginART<="00100101";AGT<="00100000";AYT<="00000100";BRT<="00100101";BGT<="00100000";BYT<="00000100";process(clk1k) -- 选频率为50MHZ beginif (clk1k'event and clk1k='1') thenif temp=49999999 thentemp<=0;clk<='1';elsetemp<=temp+1;clk<='0';end if;end if;end process;process(clk,DXT,NBX) --状态转换进程beginif clk'event and clk ='1' thenif(DXT ="00000001")OR (NBX = "00000001") then S<=S+1;else S<=S;end if; --状态转换结束end if;end process;process (clk,SN,S) --倒计时模块beginif SN = '1' then DXT<=DXT; NBX<=NBX;elseif clk'event and clk='1' thenif (DXT="0000000") OR (NBX="00000000") thencase S ISwhen "00"=>DXT<=ART; NBX<=BGT; --南北红灯、东西绿灯when "01"=>NBX<=BYT; --南北红灯、东西黄灯when "10"=>DXT<=AGT; NBX<=BRT; --南北绿灯、东西红灯when "11"=>DXT<=AYT; --南北黄灯、东西红灯when others=>NULL;end case;end if;if DXT/="00000000" thenif DXT(3 downto 0)= "0000" thenDXT(3 downto 0)<="1001";DXT(7 downto 4)<=DXT(7 downto 4)-1;else DXT(3 downto 0)<=DXT(3 downto 0)-1;DXT(7 downto 4)<=DXT(7 downto 4);end if;end if;if NBX/="00000000" thenif NBX(3 downto 0)="0000" thenNBX(3 downto 0)<="1001";NBX(7 downto 4)<=NBX(7 downto 4)-1;else NBX(3 downto 0)<=NBX(3 downto 0)-1;NBX(7 downto 4)<=NBX(7 downto 4);end if;end if;end if;end if;end process; --倒计时模块结束process(DXT,NBX,S,SN) --显示模块begincase NBX(3 downto 0) iswhen "0000"=>led1<="1000000";when "0010"=>led1<="0100100"; when "0011"=>led1<="0110000"; when "0100"=>led1<="0011001"; when "0101"=>led1<="0010010"; when "0110"=>led1<="0000010"; when "0111"=>led1<="1111000"; when "1000"=>led1<="0000000"; when "1001"=>led1<="0010000"; when others=>led1<="1111111"; end case;case NBX(7 downto 4) iswhen "0000"=>led2<="1000000"; when "0001"=>led2<="1111001"; when "0010"=>led2<="0100100"; when "0011"=>led2<="0110000"; when "0100"=>led2<="0011001"; when "0101"=>led2<="0010010"; when "0110"=>led2<="0000010"; when "0111"=>led2<="1111000"; when "1000"=>led2<="0000000"; when "1001"=>led2<="0010000"; when others=>led2<="1111111"; end case;case DXT(3 downto 0) iswhen "0000"=>led3<="1000000"; when "0001"=>led3<="1111001"; when "0010"=>led3<="0100100"; when "0011"=>led3<="0110000"; when "0100"=>led3<="0011001"; when "0101"=>led3<="0010010"; when "0110"=>led3<="0000010"; when "0111"=>led3<="1111000"; when "1000"=>led3<="0000000"; when "1001"=>led3<="0010000"; when others=>led3<="1111111"; end case;case DXT(7 downto 4) iswhen "0000"=>led4<="1000000"; when "0001"=>led4<="1111001"; when "0010"=>led4<="0100100";when "0100"=>led4<="0011001";when "0101"=>led4<="0010010";when "0110"=>led4<="0000010";when "0111"=>led4<="1111000";when "1000"=>led4<="0000000";when "1001"=>led4<="0010000";when others=>led4<="1111111";end case;if SN ='1' then light<="001001";elsecase S ISwhen "00"=>light<="010001";when "01"=> light <="100001";when "10"=> light <="001010";when "11"=> light <="001100";when others=>NULL;end case;end if;end process;end traffic1;五．仿真波形图仿真时序波形图。

(多选题)1: 综合有哪几种形式()。

A: RTLB: 逻辑综合C: 将逻辑门表示转换到版图表示标准解答:(多选题)2: 基于FPGA/CPLD器件的数字系统设计流程包括哪些阶段（）。

A: 设计输入B: 综合C: 布局布线D: 仿真和编程标准解答:(多选题)3: 目前的EDA技术主要特点有哪些（）。

A: 使用普及B: 应用广泛C: 工具多样D: 软件功能强大标准解答:(多选题)4: ASIC电路特点描述正确的是（）。

A: 周期长B: 投入高C: 功耗低D: 省面积标准解答:(多选题)5: 下面哪些是专业提供第三方EDA软件工具的公司（）。

A: CadenceB: MentorC: SynopsysD: Synplicity标准解答:(多选题)6: IP核一般分为哪几种（）。

A: 硬核B: 固核C: 软核D: 以上全不对标准解答:(多选题)7: 衡量仿真器性能的重要指标有哪些（）。

A: 仿真速度B: 仿真的准确性C: 仿真的易用性标准解答:(多选题)8: 按照处理的HDL语言类型，仿真器可以分为（）。

A: Verilog HDL仿真器B: VHDL HDL仿真器C: 混合仿真器标准解答:(多选题)9: SPLD器件分为几类（）。

A: PROMB: PLAC: PALD: GAL标准解答:(多选题)10: 常用的综合工具有哪些（）。

A: FPGA ExpressB: FPGA compilerC: Synplify Pro标准解答:(判断题)11: 布局布线为将综合生成的电路逻辑网表映射到具体的目标器件中实现，并产生最终的可下载文件的过程。

A: 错误B: 正确标准解答:(判断题)12: 仿真器按对设计语言的不同处理方式分为两类：编译型仿真器和解释型仿真器。

A: 错误B: 正确标准解答:(判断题)13: 如果只需要在上电和系统错误时进行复位操作，采用异步复位方式比同步复位方式好。

A: 错误B: 正确标准解答:(判断题)14: Synplify是一种FPGA/CPLD的逻辑综合工具。

5-14library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div is port(clk,RESET: in std_logic;outl,out2:out std_logic);end div;architecture div_16 of div issignal ent: std_logic_vector(3 downto 0);beginprocess(clk)beginif reset=T thencnt<=u OOOO n;elsif (clk'event and clk=T) then cnt<=cnt+T;end if;end process;outl<=T when cnt=15 else 'O';--不等out2<=cnt(3); -正负脉宽相等end div_16;5-11library ieee;use ieee.std_logic_l 164.all;entity s_machine is port(clk:in std_logic;din:in std_logic_vector( 1 downto 0); dout:out std_logic_vector( 1 downto 0));end s_machine;architecture a of s_machine istype state is (s0,sl,s2);signal current_state,next_state:state;beginprocess(din,curret_state) -次态译码器与输出译码器描述begincase current_state iswhen sO =>讦(din = "00") then next_state <= sO; doutv="00'';elsif (din = "01") then next_state <= s2; dout<=,,10,?;elsif (din = TO") then next_state <= s2; dout<=,,lF,;end if;when si =>if (din = “00") then next_state <= si; doutv="00''; elsif(din = "01") then next_state <= sO; doutv=''00"; elsif(din = TO") then next_state <= s2; dout<=,,10,?; end if;when s2 =>讦(din = "00") then next_state <= s2; doutv="00''; elsif(din = "01") then next_state <= si; doutv="00''; elsif(din = TO") then next_state <= sO; doutv=''00"; end if;end case;End process;process(clk) -状态寄存器描述beginif (clk?event and clk== '1') then current_state<=next_state;end if;End process;End a;5-10(1)entity h_sub isport (x, y: in BIT ;diff, sub_out: out bit);end h_sub; Architecture A of h_sub isbegindiff <= x xor y; sub_out <= not X and Y;end A;ENTITY F_SUB ISPORT(X, Y, SUB_IN： IN BIT；DIFF, SUB_OUT： OUT BIT)；ENDF_SUB；ARCHITECTURE ART OF F_SUB ISCOMPONENT H_SUBPORT(X, Y： IN BIT；DIFF, SUB_OUT： OUT BIT)；END COMPONENT；SIGNAL SI, S2, S3： BIT；BEGINUl： H_SUB PORT MAP (X=>X, Y=>Y, DIFF=>S1, SUB_OUT=>S2)；U2 : H_SUB PORT MAP (X=>S1 , Y=>SUB_IN ,DIFF=>DIFF, SUB_OUT=>S3)；SUB_OUT<=S2 OR S3;END ARCHITECTURE ART；⑵.entity f^sub isport ( x, y, sub_in: in bit;diff, sub_out: out bit);end f_sub;architecture func of 匚sub isbeginprocess(x, y, sub_in)variable con: bit_vector(l downto 0)；variable com: bit_vector(2 downto 0)；begincom:= x & y & sub_in;if (com = “000") then con := “00";elsif (com = "Oil") then con := "01";elsif (com 二"100") then con :二"10";elsif (com 二"101") then con := "00";elsif (com = T10") then con := “00";else con := T1";end if;diff <= con(l); sub_out <= con(0);end process;end func;⑶entity subtracter isport ( a, b : in bit_vector(7 dowto 0);sub_in : in bit;diff: out bit_vector(7 dowto 0); sub_out: out bit); end subtracter;architecture stru of subtracter iscomponent H_subport ( x, y, sub_in: in bit; diff, sub_out: out bit);end component; signal sub: bit_vector(8 downto 0); begingO: for I in 0 to 7 generateu_inst: H_subbport map(a(i), b(i),sub(i),diff(i), sub(i+l));end generate;sub(0) <= sub_in;sub_out <=sub(8);end stru；5-8library IEEE：use IEEE. Std _logic_ 1164.all：use IEEE. STD_LOGIC _UNSIGNED.all:entity seq_gen isport(CIK, RESET： in STD_LOGIC：Y0： out STD_LOGIC_vector(9 downto 0))：End seq_gen；Architecture rtl of seq_gen isSignal CNT： STD_LOGIC_VECTOR(3 downto 0)；beginprocess(CLK, RESET)begin〜 ifRESET=,l,thenCNT v=''0000"；Elsif CLK'event and CLK=T thenIfcnt="1001''thenCNTv=”000";elseCNT<=CNT +T；End if；End if;End process ；With CNT SelectY0<=,,000000000F, when ” 0000”，“0000000010” when " 0001”，“0000000100” when ” 0010”，“0000001000” when ” 0011”，“0000010000” when ” 0100”，^^0000100000^^ when ” 0101”，“0001000000” when ” 0110”，“0010000000” when ” 0111”，4<010*******,? when ” 1000”，T 000000000’' when others ；end rtl；5-7library IEEE;use IEEE.Std _logic_ 1164.all;use IEEE.std_logic_unsigned.al 1; entity counter isport(clk,rst,ml,m0:in std_logic;y:out std_logic_vector (4 downto 0));End counter；Architecture rtl of counter isSignal sei： std_logic_vector (1 downto 0)；Signal per,ent： std_logic_vector (4 downto 0)；beginsel<=ml&mO；With sei Selectperv=”1001(F when “0(F,"OOOll" when “01",,,0100r, when TO","00101" when others；process(reset,clk)beginif reset=T thencnt<=n00000n;elsif (clk'event and clk=r)thenif ent = pre thencnt<=H00000u;elsecnt<=cnt+T;end if;end if;end process;y<=cnt;end rtl；2-1判断下列标示符是否合法，如果有误指出原因：16#OFA#, 10#12F#, 8#7989#, 8#356#, 2#0101010#, 74HC245,\74HC574\, CLR/RESET, \IN, 4/SCLKX, DI00% 16#OFA#10#12F# 8#7989# 8#356# 2#0101010# 以上不合法，不能以数字开头和存在#符号。

EDA作业1.三人表决电路设计输入用拨码开关sw1-sw8输出用LED显示。

LED引脚定义（8bit LEDs）set_location_assignment PIN_AB20 -to led_down[0]set_location_assignment PIN_AD24 -to led_down[1]set_location_assignment PIN_AB23 -to led_down[2]set_location_assignment PIN_AB18 -to led_down[3]set_location_assignment PIN_Y21 –to led_down[4]set_location_assignment PIN_AD16 -to led_down[5]set_location_assignment PIN_U24 –to led_down[6]set_location_assignment PIN_T23 –to led_down[7]8位拨码开关定义（8bit Switch）set_location_assignment PIN_AA16 -to sw[0]set_location_assignment PIN_Y13 -to sw[1]set_location_assignment PIN_W10 -to sw[2]set_location_assignment PIN_V10 -to sw[3]set_location_assignment PIN_Y11 -to sw[4]set_location_assignment PIN_V13 -to sw[5]set_location_assignment PIN_V24 -to sw[6]set_location_assignment PIN_AB15 -to sw[7]实验5：分频器设计一：设计一个分频器，首先对系统时钟分频，形成2Hz的信号，然后依次点亮8个LED，形成流水灯。

(多选题)1: 按照处理的HDL语言类型，仿真器可以分为（）。

A: Verilog HDL仿真器B: VHDL HDL仿真器C: 混合仿真器标准解答:(多选题)2: 用PLD器件实现设计的优势有哪些（）？A: 周期短B: 投入少C: 风险小D: 对于成熟的设计往往采用PLD标准解答:(多选题)3: 目前常用的硬件描述语言为：（）。

A: VerilogB: VHDLC: 和 VCD: VB标准解答:(多选题)4: 常用的综合工具有哪些（）。

A: FPGA ExpressB: FPGA compilerC: Synplify Pro标准解答:(多选题)5: 目前的EDA技术主要特点有哪些（）。

A: 使用普及B: 应用广泛C: 工具多样D: 软件功能强大标准解答:(多选题)6: ASIC电路特点描述正确的是（）。

A: 周期长B: 投入高C: 功耗低D: 省面积标准解答:(多选题)7: 下面哪些是专业提供PLD器件厂商（）。

A: XilinxB: AlteraC: LatticeD: Micsoftware标准解答:(多选题)8: 常用的集成FPGA/CPLD开发工具有哪些（）。

A: MAX+plus IIB: Quartus IIC: ISED: ispLEVER标准解答:(多选题)9: TOP-down设计一般分为哪几个层次（）。

A: 系统级B: 功能级C: 门级D: 开关级标准解答:(多选题)10: 状态机常用的编码方式有（）。

A: 顺序编码B: 格雷编码C: 约翰逊编码D: 一位热码标准解答:(判断题)11: 数字设计流程中的设计输入的表达方式一般有原理图方式和HDL文本方式两种。

A: 错误B: 正确标准解答:(判断题)12: IP核中的软核与生产工艺无关，不涉及物理实现，为后续设计留有很大空间。

A: 错误B: 正确标准解答:(判断题)13: 有限状态机可以认为是组合逻辑和寄存器逻辑的特殊组合。

数字电路与逻辑设计（EDA）作业1.画出下例实体描述对应的原理图符号元件：ENTITY buf3s IS -- 实体1：三态缓冲器PORT (input : IN STD_LOGIC ; -- 输入端enable : IN STD_LOGIC ; -- 使能端output : OUT STD_LOGIC ) ; -- 输出端END buf3x ;ENTITY mux21 IS --实体2： 2选1多路选择器 PORT (in0, in1, sel : IN STD_LOGIC;output : OUT STD_LOGIC);END ENTITY mux22.图中所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序。

选择控制的信号s1和s0为STD_LOGIC_VECTOR类型；当s1='0'，s0='0'；s1='0'，s0='1'；s1='1'，s0='0'和s1='1'，s0='1'分别执行y<=a、y<=b、y<=c、y<=d。

Library ieee;use ieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitymux4_1isport(s:instd_logic_vector(1 downto 0);a,b,c,d:instd_logic;y:out std_logic);endmux4_1;architecture arc of mux4_1issignal s1,s0:std_logic;begins1<=s(1);s0<=s(0);process(s1,s0)beginif(s1='0' and s0='0') then y<=a;elsif(s1='0' and s0='1') then y<=b;elsif(s1='1' and s0='0') then y<=c;elsif(s1='1' and s0='1') then y<=d;else null;end if;end process;end arc;libraryieee;use ieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitymux4_1isport(s:instd_logic_vector(1 downto 0);a,b,c,d:instd_logic;y:out std_logic);endmux4_1;architecture arc of mux4_1isbeginprocess(s)begincase s iswhen "00" => y<=a;when "01" => y<=b;when "10" => y<=c;when "11" => y<=d;when others => null;end case;end process;end arc;3.图中所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。

PLD Homework 21.From abbreviations to full words6 W:What ,Why,When,Who,Where and How①FPGA:Field Programmable Gate Array②CPLD:Complex Programmable Logic Device③SoC: System On a ChipSoPC: System On a Programmable ChipPROM: Programmable Read Only MemoryPLD: Programmable Logic DeviceFLD: Fixable Logic DevicePLA: Programmable Logic ArrayPAL: Programmable Array LogicGAL: Generic Array LogicEDA：Electronic Design AutomationHDL: Hardware Description LanguageIP: Intellectual PropertyVHDL: VHSIC(Very High Speed Integrated Circuit) Hardware Description Language2.What is PLD?PLD is an electronic logic device.Its hardware can be designed throughsoftware programming.3.What common PLD do you know?There are two types of common PLD as I know:Field Programmable Gate Array andComplex Programmable Logic Device.4.Why is PLD used?Because of its high reliability、faster operation、flexible design、lower cost and better secret.5.Who does supply PLD products?There are three factories named Xilinx、Altera and Lattice supply PLDproducts.6.How is to design an application of PLD?We can design an application of PLD from the Hardware、the Software or the Develop Platform . From the Hardware,we can design as FPGA and CPLD;From the Software,we can design as VHDL and Verilog;From the Develop Platform,we can design as EDA(Electronic Design Automation)、Altera(Maxplus II、Quartus II) and Xilinx(Platform Studio、Chip Scope™).7.Where can be used PLD?PLD can be used in the fields as Military /Aerospace、Automotire、Digital Media、Communication、Network、Industrial、Consumer、Test/Measurement and Medical.8.What is definition of FLD?FLD is an electronic logic device.Its logic circuit is fixable with one or one set function,can not be update after to be producted.9.What features of FLD do you know?As I know,FLD has the features as follows:Fixable Logic Circuit、Simple Desgin、Faster Operation、Lower cost for simple function、Inflexible solution and Less secret.10.What classification of PLD is known in integrated gates? Show some devices.PLD Can be divided into Simple PLD and Complex PLD. Simple PLD has PROM PLAPAL and GAL. Complex PLD has CPLD and FPGA.11.What classification of PLD is known in Programming?①Fuse Device②Autifuse Device③EPROM④EEPROM⑤SRAM⑥Flash12.What is definition of HDL?HDL is Handware Description Language.It is a software programming language to model some hardware.。