实验五 计数器的设计

74138的实验报告数字系统设计综合实验报告数字系统设计综合实验报告实验名称:1、加法器设计2、编码器设计3、译码器设计4、数据选择器设计5、计数器设计6、累加器设计7、交通灯控制器设计班级:姓名:学号:指导老师:实验1 加法器设计1) 实验目的(1) 复习加法器的分类及工作原理。

(2) 掌握用图形法设计半加器的方法。

(3) 掌握用元件例化法设计全加器的方法。

(4) 掌握用元件例化法设计多位加法器的方法。

(5) 掌握用Verilog HDL语言设计多位加法器的方法。

(6) 学习运用波形仿真验证程序的正确性。

(7) 学习定时分析工具的使用方法。

2) 实验原理加法器是能够实现二进制加法运算的电路，是构成计算机中算术运算电路的基本单元。

目前，在数字计算机中，无论加、减、乘、除法运算，都是化为若干步加法运算来完成的。

加法器可分为1位加法器和多位加法器两大类。

1位加法器有可分为半加器和全加器两种，多位加法器可分为串行进位加法器和超前进位加法器两种。

(1)半加器如果不考虑来自低位的进位而将两个1位二进制数相加，称半加。

实现半加运算的电路则称为半加器。

若设A和B是两个1位的加数，S是两者相加的和，C是向高位的进位。

则由二进制加法运算规则可以得到。

(2)全加器在将两个1位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位三个数相加，这种运算称全加。

实现全加运算的电路则称为全加器。

若设A、B、CI分别是两个1位的加数、来自低位的进位，S是相加的和，C是向高位的进位。

则由二进制加法运算规则可以得到:3)(1)(2)(3) 实验内容及步骤用图形法设计半加器，仿真设计结果。

用原件例化的方法设计全加器，仿真设计结果用原件例化的方法设计一个4为二进制加法器，仿真设计结果，进行定时分析。

(4) 用Verilog HDL语言设计一个4为二进制加法器，仿真设计结果，进行定时分析。

实验五计数器的设计——实验报告邱兆丰 15331260一、实验目的和要求1．熟悉JK触发器的逻辑功能。

2．掌握用JK触发器设计同步计数器。

二、实验仪器及器件1、实验箱、万用表、示波器、2、74LS73，74LS00，74LS08，74LS20三、实验原理1．计数器的工作原理递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。

递减计数器-----按二进制代码规律减少。

双向计数器-----可增可减，由控制端来决定。

2．集成J-K触发器74LS73⑴符号：图1 J-K触发器符号⑵功能：表1 J-K触发器功能表⑶状态转换图：图2 J-K触发器状态转换图⑷特性方程：⑸注意事项：①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。

①触发器的两个输出负载不能过分悬殊，否则会出现误翻。

② J-K触发器的清零输入端在工作时一定要接高电平或连接到实验箱的清零端子。

3．时序电路的设计步骤内容见实验预习。

四、实验内容1．用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP和各输出波形。

2．用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察CP和各输出波形。

3．设计一个仿74LS1944．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为：5.考虑增加一个控制变量D，当D=0时，计数器按自定义内容运行，当D=1时，反方向运行五、实验设计及数据与处理实验一16进制异步计数器设计原理：除最低级外，每一级触发器用上一级触发器的输出作时钟输入，JK都接HIGH，使得低一级的触发器从1变0时高一级触发器恰好接收下降沿信号实现输出翻转。

实验二16进制同步计数器设计原理：除最低级外，每一级的JK输入都为所有低级的输出的“与”运算结果实验三仿74LS194设计原理：前两个开关作选择端输入，下面四个开关模仿预置数输入，再下面两个开关模仿左移、右移的输入，最后一个开关模仿清零输入。

五进制计数器实验中注意事项
1.需小心处理进位：五进制计数器在进位时需要特别注意，因为
其进位是在每5个数位之间进行的，因此进位操作需要特别小心，以
确保计数器不会出错或跳过某个数字。

2.需仔细标注输入和输出：在搭建五进制计数器时，需要仔细标
注输入和输出管脚的位置，以确保插入电路板时正确连接，避免错误。

3.需使用适当的电路元器件：五进制计数器需要大量使用器件，
如555定时器、CD4017计数器和74LS138译码器等。

一定要选择正确
的电路元器件，并按照其设计标准使用，以确保能够正确工作。

4.需注意电路板的布局：五进制计数器的电路板需要精心设计，
确保电路元件的布局合理，电路的连接清晰，以及电源和地线的正确
连接等。

5.需根据实际需求进行调整：五进制计数器的设计需根据实际需
求进行调整，如选择计数范围、计数方式以及计数间隔等，以确保计
数器符合实际应用。

实验五、加法计数器的设计一、实验目的1、掌握计数器的设计与使用；2、掌握时序电路的设计、仿真和硬件测试；3、进一步熟悉VHDL设计技术；二、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干三、实验要求1、带有使能端,有异步清零,同步置数的模为10进制加法计数器2、在功能允许的情况下，可自由发挥；四、参考程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK,CLRN,ENA,LDN : IN STD_LOGIC;D:IN STD_LOGIC_VECTOR(3 DOWNTO 0);Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC );END CNT 10;ARCHITECTURE behav OF CNT10 ISSIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0):=“0000”;BEGINPROCESS(CLK, CLRN, ENA,LDN)BEGINIF CLRN = ‘0' THEN CQI<= (OTHERS =>'0') ;ELSIF CLK'EVENT AND CLK='1' THENIF LDN=‘0’ THEN CQ I<=D; ELSEIF ENA = '1' THENIF CQI < 9 THEN CQI <= CQI + 1;ELSE CQI <= (OTHERS =>'0');END IF;END IF;END IF;END IF;Q <= CQI; --将计数值向端口输出END PROCESS;COUT<=CQI(0) AND CQI(3);PROCESS( A ) –-译码电路BEGINCASE A ISWHEN 0 => SG <= "0111111"; WHEN 1 => SG <= "0000110";WHEN 2 => SG <= "1011011"; WHEN 3 => SG <= "1001111";WHEN 4 => SG <= "1100110"; WHEN 5 => SG <= "1101101";WHEN 6 => SG <= "1111101"; WHEN 7 => SG <= "0000111";WHEN 8 => SG <= "1111111"; WHEN 9 => SG <= "1101111";WHEN 10 => SG <= "1110111"; WHEN 11 => SG <= "1111100";WHEN 12 => SG <= "0111001"; WHEN 13 => SG <= "1011110";WHEN 14 => SG <= "1111001"; WHEN 15 => SG <= "1110001";WHEN OTHERS => NULL ;END CASE ;END PROCESS P3;END behav;七、实验报告1、写出实验源程序，画出仿真波形；2、总结实验步骤和实验结果；3、心得体会；4、完成实验思考题。

实验五含异步清零和同步使能4位加法计数器的VHDL设计一、实验目的1掌握计数器的VHDL设计方法；2掌握异步复位和同步复位和使能的概念；3掌握寄存器性能的分析方法（即分析芯片所能达到的最高时钟频率）。

二、实验内容1异步复位4位加法计数器的设计；2同步复位4位加法计数器的设计。

3异步清0和同步时钟使能的4位加法计数器三、实验原理复位：给计数器一个初值叫复位，如果所给初值为0，则称复位为清零。

异步复位：复位跟时钟无关，只要复位信号的复位电平出现，计数器立即复位，如图5－1所示；同步复位：复位跟时钟有关，当复位信号的复位电平出现时，计数器并不立即复位，而是要等到时钟沿到来时才复位，如图5－2所示。

异步复位4位加法计数器的VHDL设计代码见教材P122-P123，仿真波形如图5－3所示。

同步复位4位加法计数器的VHDL部分代码如下，仿真波形如图5－4所示。

.图5－1异步复位图5－2同步复位图5－3异步复位计数器仿真波形图5－4同步复位计数器仿真波形四、实验步骤（一）异步复位4位加法计数器的设计1建立一个设计工程，工程名为CNT4B；2打开文本编辑器，建立一个VHDL设计文件，其VHDL代码见教材P164中的例6－20，文件名存为CNT4B.VHD。

注意文件的扩展名要选为.vhd，而且要求工程名、文件名和设计实体名必须相同。

3选器件：ACEX1K，EP1K30TC144-3（旧）或Cyclone，EP3C40Q240C8目标芯片。

4编译；5建立波形文件，然后保存，其文件名必须与工程名一致；【波形设置：①设置仿真时间为10us:②设置输入信号的波形：时钟周期设置为200ns，其他输入信号的波形设置参看图6－3。

】6仿真，观察输出波形是否正确；7时序分析：分析芯片所能达到的最高时钟频率。

【打开时序分析器，然后执行菜单命令：analysis/register performance/start，可以看到最高时钟频率为100.00MHZ】（二）同步复位4位加法计数器的设计8建立一个设计工程，工程名为CNT4B_SYS；9打开文本编辑器，建立一个VHDL设计文件，其VHDL代码参看异步计数器代码和实验原理中的参考代码，文件名存为CNT4B_SYS.VHD。

实验五 可编程定时器计数器 8254/8253 实验图 1 可编程定时器/计数器 8253/8254 原理图1 实验目的 了解计数器的硬件连接方法及时序关系，掌握 8254/8253 的各种模式的编程及其原理，用示波器观察 各信号之间的时序关系。

2 实验设备(1) PC 机一台；(2) QTH-8086B 16 位微机教学实验仪一套。

3 实验说明8253/8254 是一种可编程的定时器/计数器芯片，它具有 3 个独立的 16 位计数器通道，每个计数器都 可以按照二进制或二-十进制计数，每个计数器都有 6 种工作方式，计数频率可高达 24MHz ，芯片所 有的输入输出都与 TTL 兼容。

计数器都有 6 种工作方式：方式 0—计数过程结束时中断；方式 1—可编程的单拍脉冲；方式2— 频率发生器；方式 3—方波发生器；方式 4—软件触发；方式 5—硬件触发。

6 种工作方式主要有 5 点 不同：一是启动计数器的触发方式和时刻不同；二是计数过程中门控信号 GATE 对计数操作的影响不 同；三是 OUT 输出的波形不同；四是在计数过程中重新写入计数初值对计数过程的影响不同；五是计 数过程结束，减法计数器是否恢复计数初值并自动重复计数过程的不同。

4 实验内容将 32Hz 的晶振频率作为 8254 的时钟输入，利用定时器 8254 产生 1Hz 的方波，发光二极管不 停闪烁，用示波器可看到输出的方波。

5 实验原理图6 实验步骤（1）实验连线：信号源模块短路32.0Hz，CLK 连到8254 模块的CLK0。

8254 模块选通线CS 连到MCU 主模块的地址A14。

8254 模块GATE0 接电源+5*；OUT0 接发光二极管L1。

该模块的WR、RD 分别连到MCU 主模块的WR、RD。

该模块该模块的数据（AD0～AD7）、地址线（A0～A7）分别连到MCU 主模块的数据（AD0～AD7）、地址线（A0～A7）。

实验五计数器设计一、实验目的:1）复习计数器的结构组成及工作原理。

2）掌握图形法设计计数器的方法。

3）掌握Verilog HDL语言设计计数器的方法。

4）进一步熟悉设计流程、熟悉数字系统实验开发箱的使用。

二、实验器材:数字系统设计试验箱、导线、计算机、USB接口线三、实验内容:1）用图形法设计一个十进制计数器, 仿真设计结果。

下载, 进行在线测试。

用Verilog HDL语言设计一个十进制的计数器（要求加法计数；时钟上升沿触发；异步清零, 低电平有效；同步置数, 高电平有效）, 仿真设计结果。

下载, 进行在线测试。

四、实验截图1）原理图:2）仿真波形:3）文本程序:5）波形仿真:五、实验结果分析、体会:这次实验, , 由于试验箱有抖动, 故在原理图上加了去抖电路, 但是在波形仿真的时候无需考虑抖动, 所以我在波形仿真的时候将去抖电路消除了, 方便观察实验六累加器设计一、实验目的:1）学习了解累加器工作原理;2)了解多层次结构的设计思路;3）学会综合应用原理图和文本相结合的设计方法。

实验器材:数字系统设计试验箱、导线、计算机、USB接口线三、实验内容:1）在文本输入方式下设计分别设计出8位的全加器和8位的寄存器, 并分别存为add8_8.v和reg8.v;3） 2）在原理图输入方式下通过调用两个模块设计出累加器电路, 并存为add8.bdf, 进行功能仿真;下载, 进行在线测试。

四、实验截图1）8位累加器原理图:2）波形仿真:3）文本输入8位加法器语言及符号:生成元器件:4）文本输入8位寄存器:生成图元:五、实验总结:通过本次实验, 学习了解累加器工作原理, 了解多层次结构的设计思路, 学会综合应用原理图和文本相结合的设计方法。

实验五计数器的设计姓名：班级：学号：实验时间：一、实验目的1、熟悉J-K 触发器的逻辑功能2、掌握J-K 触发器构成异步计数器和同步计数器二、实验仪器及器件1、实验箱、万用表、示波器2、74LS73，74LS00，74LS08，74LS20三、实验原理本实验采用集成J-K 触发器74LS73 构成时序电路，其符号、功能、特性方程和状态转换图见下图：符号： JK 触发器功能表：表达式：Q n+1=JQ n+KQ n状态转换图：主从结构的J-K 触发器在结构上和制造工艺的要求尚还有缺点，使用时要求的工作条件较严格，负载能力也往往达不到理论值。

在门电路中往往认为输入端悬空相当于接了高电平，在短时间的试验期间不会出错。

但在J-K 触发器中，凡是要求接“1”的，一定要接入高电平，否则会出现错误的翻转。

触发器的两个输出的负载过分悬殊，也会出现误翻。

J-K 触发器的清零输入端在工作时一定要接高电平或连接到试验箱的清零端子。

下面简要的介绍时序逻辑电路的设计步骤，如下图所示四、实验内容1.用J-K 触发器设计一个16进制异步计数器，用逻辑分析仪观察CP和各输出的波形。

逻辑图：实际波形图：2.用J-K 触发器设计一个16进制同步计数器，用逻辑分析仪观察CP和各输出的波形。

逻辑图：实际波形图：3. 用J-K 触发器和门电路设计一个具有置零，保持，左移，右移，并行送数功能（详见实验四表二）的二进制四位计数器模仿74LS194功能。

（注:在实验箱上可只实现左移或右移功能，在proteus 软件上可实现对五个功能的综合实现）ABCD ，输出为Q A Q B Q C Q D ,因此可以写出 SL S S A S S Q S S Q S S Q B A A 01010101+++=A CB B Q S S B S S Q S S Q S S Q 01010101+++=B DC C Q S S C S S Q S S Q S S Q 01010101+++=C D D Q S S D S S SR S S Q S S Q 01010101+++= 由J-K 触发器的特性方程 n n 1n Q K Q J Q +=+所以可求得A Q K J ==33B Q K J ==22C Q K J ==11D Q K J ==00由上述方程画出逻辑图，如下模拟仿真，（将A=0，B=C=D=1）（ABCD 分别对应A0A1A2A3） 1）S1=S0=1时，实现并行送数；2）S1=1，S0=0时，实现左移，为了让效果更加显著，我把其左移实现为循环左移，将SR 置为Q A ； 逻辑图：模拟波形图：（从0111->1110->1101->1011->0111）3）S1=0，S0=1时，实现右移，为了让效果更加显著，我把其右移实现为循；环右移，将SL置为QD逻辑图：模拟波形图：（从0111->1011->1101->1110->0111）4）S1=S0=0时，实现保持功能，为了让其更加容易看出，我将从右移过程中实现保持功能；模拟波形图：（1011->1101->1110->0111->1011->1011->1011…）4. 用J-K 触发器和门电路设计一个特殊的12 进制计数器，其十进制的状态转换图为：（1）根据实验要求可以的该特殊十二进制计数器状态转换图。

5进制计数器课程设计一、课程目标知识目标：1. 学生能理解5进制计数的基本原理，掌握5进制数与10进制数的相互转换方法。

2. 学生能够运用5进制计数进行简单的数学运算，如加、减运算。

3. 学生了解5进制计数在计算机科学和生活中的应用。

技能目标：1. 学生能够独立设计并搭建一个简单的5进制计数器模型，锻炼动手操作能力。

2. 学生通过小组合作，解决5进制计数相关问题，提升团队协作能力和问题解决能力。

情感态度价值观目标：1. 学生对数学产生兴趣，认识到数学知识与实际生活的紧密联系。

2. 学生在学习过程中，培养耐心、细心的学习态度，提高自信心和自主学习能力。

3. 学生了解我国在数学领域的贡献，增强民族自豪感。

课程性质：本课程为数学学科的一节实践探究课，结合学生年级特点和认知水平，注重理论与实践相结合，培养学生的动手操作能力和实际问题解决能力。

学生特点：五年级学生具有一定的数学基础和逻辑思维能力，对新鲜事物充满好奇心，喜欢动手操作和团队合作。

教学要求：教师需注重启发式教学，引导学生主动探究5进制计数原理，关注学生的个体差异，鼓励学生积极参与课堂讨论和实践活动。

同时，教师应关注学生的情感态度，激发学生的学习兴趣和自信心。

通过本节课的学习，使学生达到课程目标，为后续相关知识的学习打下基础。

二、教学内容本节课依据课程目标，选取以下教学内容：1. 5进制计数原理：介绍5进制计数的基本概念、计数规则及其与10进制数的区别与联系。

2. 5进制与10进制的转换：讲解5进制数与10进制数之间的转换方法，并通过实例进行演示。

3. 5进制计数器设计与搭建：引导学生利用生活中的材料，设计并搭建一个简单的5进制计数器模型。

4. 5进制数学运算：教授5进制数的加、减运算方法，让学生通过实际操作进行练习。

5. 5进制计数在生活中的应用：介绍5进制计数在计算机科学、电子技术等领域的应用，激发学生学习兴趣。

教学内容安排如下：第一课时：5进制计数原理、5进制与10进制的转换。

《数字逻辑实验》报告五：中规模元件及综合设计一．中规模时序元件测试1.实验目的：在计数器74LS161芯片上，分别用反馈置数法和清零法构造模10计数器，并进行测试。

2.原理：74LS161是四位可预置数二进制加计数器，采用16脚双列直插式封装的中规模集成电路。

外形如下图。

RD异步复位输入端；ET、EP计数使能输入端；CP 时钟输入端；RCO 是进位输出端；VCC电源输入端；GND接地端；A、B、C、D 预置数据输入端LD预置端；QA、QB、QC、QD 计数值输出端。

在复位端高（RD）电平、预置端（LD）低电平时为同步预置功能，即时钟信号能使输出状态QA、QB、QC、QD等于并行输入预置数A、B、C、D。

在复位和预置端都为无效电平时，计数使能端输入使能信号（ET、EP=1）时，74161为模16加法计数功能。

而ET、EP =0 时，实现状态保持功能。

在QA、QB、QC、QD＝1111时，进位输出端RCO=1 。

1)反馈清零法：74LS161从Q3Q2Q1Q0=0000开始计数，经过M-1个时钟脉冲状态对应二进制数最大，下一个CP后计数器应复位，开始新一轮M计数。

复位信号在M个CP时产生，所以复位信号在Q3Q2Q1Q0=1100时，使计数器复位Q3Q2Q1Q0=0000。

由状态1100产生的低位电平复位信号可用与非门实现。

即/RD=/Q3Q2。

接线图与状态图如图所示2)反馈置数法一：通过反馈产生置数信号/LD，将预置的D3D2D1D0数预置到输出端。

预置数D3D2D1D0=0000，应在Q3Q2Q1Q0=1011时预置端变为低电平，故/LD=/Q3Q1Q0 接线图和状态图如图所示3)反馈置数法二：预置数D3D2D1D0=0100，进位输出CO作为预置信号/LD，即/LD=/CO。

电路图与时序图如图所示3.实验步骤：①用74LS161芯片按照实验指导书中，反馈置零法和反馈置数法的接线图，分别连接芯片引脚；②进行测试。

实验五四位二进制加法计数器VHDL设计一、实验目的：进一步掌握引脚锁定、硬件下载及芯片测试方法。

掌握开发板的使用。

二、实验仪器：PC机，FPGA开发板，万用表，接线若干。

三、实验内容：1、设计内容如下两张图所示：2、注意开关如处在常态，输出值为‘1’；按下开关的输出值为‘0’。

完成上面的设计，并下载观察实验现象。

开关有抖动吗？3、将20MHz 的输入频率，分频后作为计数器的时钟。

设计电路，并下载观察实验现象。

4、管脚锁定及下载的方法如5～9。

5、选定器件。

点击QuartusII菜单Assignments下的“Device”，出现选择器件系列及器件型号选择窗口。

按照实验中所给的器件型号选择器件系列及器件型号。

（请按照开发板上实际的芯片选择芯片系列，以及芯片型号）选好器件后，重新全程编译。

6、查找管脚号。

观察开发板和外围电路。

确认电路的连接方法。

观察CLK 的管脚号，并记录。

确定数码管所接的端口，记录管脚号。

7、锁定管脚。

选择菜单Assignments下的Pins出现下图。

在Location下选择对应管脚的管脚号。

将CLK锁定在开发板规定的管脚号上。

将输出端锁定在所选定的管脚号上。

所有的引脚锁定后，再次全程编译。

8、在菜单菜单Tools下选择programmer打开编程窗口，观察箭头所指的信息。

如果显示“No Hardware”，点击左边的“Hardware Setup”，双击USB-Blaster。

如下图所示。

点击“Close”，关闭上面的窗口。

此时QUARTUSII的窗口应该为：选中Program/Configure下方的框（出现勾）。

点击左边的“Start”，开始下载。

当显示100%时，下载成功。

9、硬件测试。

观察实验现象。

适当进行操作，实验现象又是什么？四、实验报告要求：1.写出你实验时的芯片系列及芯片型号2.实验箱连接在PC机的什么口上？3.简要说明实验过程中遇到的问题，及解决方法。

计数器课程设计一、课程目标知识目标：1. 学生能够理解计数器的概念，掌握计数器的基本原理和功能。

2. 学生能够运用计数器进行数值的加减运算，并理解其在数学运算中的重要性。

3. 学生能够运用计数器解决简单的实际问题，如统计物品数量等。

技能目标：1. 学生能够正确操作计数器，熟练进行数值的加减运算。

2. 学生能够运用计数器进行数据的收集和整理，培养数据分析和解决问题的能力。

3. 学生能够通过小组合作，共同完成计数器相关的实践活动，提高团队协作能力。

情感态度价值观目标：1. 学生对计数器产生兴趣，培养积极主动学习数学的态度。

2. 学生在运用计数器解决问题的过程中，培养耐心、细心和自信心。

3. 学生通过计数器课程的学习，认识到数学在生活中的广泛应用，增强对数学学科的价值认同。

课程性质：本课程为数学学科的一节实践活动课，注重培养学生的动手操作能力、数据分析和解决问题的能力。

学生特点：二年级学生具有一定的数学基础，好奇心强，喜欢动手操作，但注意力集中时间较短，需要教师引导和激发兴趣。

教学要求：教师应结合学生的特点，设计生动有趣的教学活动，引导学生主动参与，注重培养学生的实际操作能力和团队合作精神。

在教学过程中，关注学生的个体差异，给予每个学生充分的关注和指导，确保课程目标的达成。

通过本课程的学习，使学生能够将计数器知识与实际生活相结合，提高数学素养。

二、教学内容本节教学内容以《数学》二年级教材中“计数器与数的认识”章节为基础，结合课程目标，组织以下内容：1. 计数器的基本结构：引导学生认识计数器的各个部分，如数位、计数珠等，理解其作用。

2. 计数器的使用方法：教授学生如何使用计数器进行数值的加减运算，掌握运算规则。

3. 数的组成与分解：通过计数器操作，帮助学生理解数的组成和分解，培养学生的数感。

4. 实际问题解决：设计实际问题，如统计物品数量，引导学生运用计数器解决问题，巩固所学知识。

5. 小组合作活动：组织小组活动，让学生共同完成计数器相关的任务，培养团队协作能力。

实验五：计数器及其应用一．实验目的：1. 熟悉常用中规模计数器的逻辑功能。

2. 掌握二进制计数器和十进制计数器的工作原理和使用方法。

3. 运用集成计数器构成1/N 分频器。

二． 实验设备：数字电路试验箱，数字双踪示波器，函数信号发生器，74LS90及Multisim 仿真软件。

三． 实验原理：计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。

计数器按计数进制有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。

目前，TTL 和CMOS 电路中计数器的种类很多，大多数都具有清零和预置功能，使用者根据器件手册就能正确地运用这些器件。

实验中用到异步清零二-五-十进制异步计数器74LS90。

74LS90是一块二-五-十进制异步计数器，外形为双列直插，引脚排列如图（1）所示，逻辑符号如图（2）所示，图中的NC 表示此脚为空脚，不接线，它由四个主从JK 触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。

在74LS90计数器电路中，设有专用置“0”端)1(0R 、)2(0R 和置“9”端)1(9S 、)2(9S 。

其中)1(0R 、)2(0R 为两个异步清零端，)1(9S 、)2(9S 为两个异步置9端，CP1、CP2为两个时钟输入端，Q0~Q3为计数输出端，74LS90的功能表见表（1），由此可知：当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；时钟从CP2引入，Q3输出为五进制；时钟从CP1引入，而Q0接CP2 ，即二进制的输出与五进制的输入相连，则Q3Q2Q1Q0输出为十进制（8421BCD 码）；时钟从CP2引入，而Q3接CP1 ，即五进制的输出与二进制的输入相连，则Q0Q1Q2Q3输出为十进制（5421BCD 码）。

实验五时序逻辑电路(计数器和寄存器)-实验报告一、实验目的1．掌握同步计数器设计方法与测试方法。

2．掌握常用中规模集成计数器的逻辑功能和使用方法。

二、实验设备设备：THHD-2型数字电子计数实验箱、示波器、信号源器件：74LS163、74LS00、74LS20等。

三、实验原理和实验电路1．计数器计数器不仅可用来计数，也可用于分频、定时和数字运算。

在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。

2．(1) 四位二进制（十六进制）计数器74LS161（74LS163）74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表。

74LSl63是同步置数、同步清零的4位二进制加法计数器。

除清零为同步外，其他功能与74LSl61相同。

二者的外部引脚图也相同，如图所示。

表 74LSl61（74LS163）的功能表3．集成计数器的应用——实现任意M进制计数器一般情况任意M 进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。

第二类是由集成二进制计数器构成计数器。

第三类是由移位寄存器构成的移位寄存型计数器。

第一类，可利用时序逻辑电路的设计方法步骤进行设计。

第二类，当计数器的模M 较小时用一片集成计数器即可以实现，当M 较大时，可通过多片计数器级联实现。

两种实现方法：反馈置数法和反馈清零法。

第三类,是由移位寄存器构成的移位寄存型计数器。

4．实验电路： 十进制计数器六进制扭环计数器具有方波输出的六分频电路74LS161(74LS163)12345681514131211109V CCGND716R DCP A B C D EP RCOQ AQ BQ CQ DETLD同步置数法同步清零法图 74LS161（74LS163）外部引脚图四、实验内容及步骤1．集成计数器实验（1）按电路原理图使用中规模集成计数器74LS163和与非门74LS00，连接成一个同步置数或同步清零十进制计数器，并将输出连接至数码管或发光二极管。

上机实验五循环结构程序设计(一)一．目的要求1．掌握while、do-while、for语句的语法规则、执行流程。

2．比较3种循环语句的异同。

3．按题目要求，完成代码。

二．实验内容思考问题：3种循环的异同点？能否相互转换？for循环控制单元的表达式与while循环中表达式是如何对应的？第1题、分别用while、do-while、for语句编程，求数列前20项之和：2/1，3/2，5/3，8/5，13/8······算法提示：1)定义实变量sum、term、a、b、c，整变量i2)初始化：sum=0，分子a=2，分母b=13)初始化：i（计数器）=14)计算第i项term =a/b5)累加sum=sum+term6)计算c=a+b，更新b= a，更新a=c7)计数器加1，i++8)重复4、5、6、7，直到i>209)输出2位精度的结果编写程序：方法一，用while语句：#include<stdio.h>void main(){float s=0, a=2,b=1,c;int i=1;while(i<=20){s=s+a/b;c=a+b;b=a;a=c;i++;}printf(“s=%.2f”,s);}方法二，用do-while语句：#include<stdio.h>void main(){float s=0,a=2,b=1,c;int i=1;do {s=s+a/b;c=a+b;b=a;a=c;i++;} while(i<=20);printf(“s=%.2f”,s);}方法三，用for语句：#include<stdio.h>void main(){float s=0,a=2,b=1,c;int i;for(i=1;i<=20;i++){s=s+a/b;c=a+b;b=a;a=c;}printf(“s=%.2f”,s);}第2题、计算多项式的值：s=1!+2!+3!+4!+ (20)算法提示：该多项式迭代公式为：term=term*i，sum=sum+term注意：哪些变量需要初始化？变量应采用什么类型？编写程序：#include<stdio.h>void main(){int i;double s=0,fact=1;for(i=1;i<=20;i++){fact*=i;s=s+fact;}printf(“s=%f”,s);}把每一次迭代结果输出，程序应做怎样的修改？第3题、输入x和n，计算并输出下式的值：s=x/1+x/3+……+x/n参考答案：#include <stdio.h>int main(){int n,i;float x,s=0;printf("请输入x,n，以,分隔");scanf("%f,%d",&x,&n);for(i=1;i<=n;i+=2){s+=(x/i);}printf("\ns=%f",s);}第4题、输入一批正整数，求出其中的偶数之和。

实验五时序逻辑电路实验报告一、实验目的1.了解时序逻辑电路的基本原理和设计方法。

2.掌握时序逻辑电路的设计方法。

3.运用Verilog语言进行时序逻辑电路的设计和仿真。

二、实验原理时序逻辑电路是指在电路中引入记忆元件（如触发器、计数器等），通过电路中的时钟信号和输入信号来控制电路的输出。

时序逻辑电路的输出不仅与当前输入有关，还与之前输入和输出的状态有关，因此对于时序逻辑电路的设计，需要考虑时钟信号的频率、输入信号的变化及当前状态之间的关系。

三、实验内容本次实验通过使用Verilog语言设计和仿真下列时序逻辑电路。

1.设计一个10进制累加器模块，实现对输入信号进行累加并输出，并在仿真中验证结果的正确性。

2.设计一个4位二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。

3.设计一个4位带加载/清零控制功能的二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。

四、实验步骤1.根据实验原理和要求，利用Verilog语言设计10进制累加器模块。

在设计中需要注意时钟的频率和输入信号的变化。

2.编译并运行仿真程序，验证设计的10进制累加器模块的正确性。

3.在设计时钟频率和输入信号变化的基础上，设计4位二进制计数器模块。

4.编译并运行仿真程序，验证设计的4位二进制计数器模块的正确性。

5.在设计4位二进制计数器模块的基础上，引入加载/清零控制功能，设计一个4位带加载/清零控制功能的二进制计数器模块。

6.编译并运行仿真程序，验证设计的带加载/清零控制功能的二进制计数器模块的正确性。

7.总结实验结果，撰写实验报告。

五、实验结果与分析1.经过验证实验，10进制累加器模块能够正确实现对输入信号的累加并输出正确的结果。

2.经过验证实验，4位二进制计数器模块能够正确实现对输入时钟信号的计数，并输出正确的计数结果。

3.经过验证实验，带加载/清零控制功能的二进制计数器模块能够正确实现对输入时钟信号的计数，并在加载或清零信号的控制下实现加载或清零操作。

1 / 3 实验报告 实验五：计数器一．实验目的：一．实验目的：进一步学习层次设计法设计电路进一步学习层次设计法设计电路进一步学习混合原理图及程序法设计法进一步学习混合原理图及程序法设计法二．实验内容二．实验内容设计位十进制计数器设计位十进制计数器要求用时钟源做计计数时钟输入，计数结果用实验板上个数码管显示要求用时钟源做计计数时钟输入，计数结果用实验板上个数码管显示计数器要求有清零端（，用控制）和使能端（，用控制），都是高电平有效，用实验板，设置板，设置 三．实验现象三．实验现象数码依次按十进制增计数。

上拨则清零，下拨停止计数。

改变的频率可以观看计数快慢。

慢。

四．连线与跳线四．连线与跳线数码显示数据、控制及频率源的脚对应关系见实验一数码显示数据、控制及频率源的脚对应关系见实验一，与芯片脚对应关系：，与芯片脚对应关系：， 最高位计数器进位输出可自行设计，可以引出，也可以不引出最高位计数器进位输出可自行设计，可以引出，也可以不引出五．实验内容和步骤（整个设计采用层次法，包括以下文件）五．实验内容和步骤（整个设计采用层次法，包括以下文件）1. （产生三个译码器的输入信号，以控制哪个数码管工作）；2.(选多路复用电路，用于顺序输入位数码管的显示数据)； 3. （数据与段数码管显示转换电路）；4.(十进制计数器程序)； 5. 形成顶层图形文件：六．思考题（扩展以上方法实现时钟）六．思考题（扩展以上方法实现时钟）6.6.首先修改，使得只有六个灯循环（最左两盏表示、正中间两盏表示、最右两盏表示）：7.7. (六进制计数器程序六进制计数器程序六进制计数器程序))： 8.8. (二十四进制计数器程序，是用十六进制显示部分的二十四进制计数器程序，是用十六进制显示部分的二十四进制计数器程序，是用十六进制显示部分的))：9. 形成顶层图形文件：七．实验心得：七．实验心得：好好作图，用手可以勾画出神奇的硬件世界；好好作图，用手可以勾画出神奇的硬件世界；进一步熟悉了混合原理图以及程序法设计，又学到了好东西。

实验五计数器的设计——实验报告一、实验目的本次实验的主要目的是设计并实现一个计数器，通过实际操作深入理解计数器的工作原理和逻辑电路的设计方法，提高对数字电路的分析和设计能力。

二、实验原理计数器是一种能够对输入脉冲进行计数的数字电路。

它可以按照不同的计数方式，如加法计数、减法计数或可逆计数，来记录脉冲的个数。

在本次实验中，我们采用的是基于数字逻辑芯片的设计方法。

通过组合逻辑门（如与门、或门、非门等）和时序逻辑元件（如触发器）来构建计数器的电路。

常见的计数器类型有二进制计数器、十进制计数器等。

二进制计数器每输入一个脉冲，计数值就增加 1，当计数值达到最大值（如 4 位二进制计数器的最大值为 15）时，再输入一个脉冲就会回到 0 重新开始计数。

十进制计数器则是按照十进制的规律进行计数。

三、实验设备与材料1、数字电路实验箱2、 74LS161 计数器芯片3、 74LS00 与非门芯片4、 74LS04 非门芯片5、导线若干四、实验内容与步骤1、设计一个 4 位二进制加法计数器首先，将 74LS161 芯片插入实验箱的插槽中。

按照芯片的引脚功能，将时钟脉冲输入端（CLK）连接到实验箱的脉冲源，将清零端（CLR）和置数端（LD）连接到高电平，使计数器处于正常计数状态。

将计数器的输出端（Q3、Q2、Q1、Q0）连接到实验箱的指示灯，以便观察计数结果。

打开脉冲源，观察指示灯的变化，验证计数器是否正常进行加法计数。

2、设计一个 4 位十进制加法计数器在上述 4 位二进制加法计数器的基础上，通过使用与非门和非门等芯片对输出进行译码，将二进制计数值转换为十进制。

具体来说，当二进制计数值达到 1001（即十进制的 9）时，产生一个进位信号，将计数器清零，从而实现十进制计数。

3、设计一个可逆计数器（可加可减）为了实现可逆计数，需要增加一个控制端（U/D）来决定计数器是进行加法计数还是减法计数。

当 U/D 为高电平时，计数器进行加法计数；当 U/D 为低电平时，计数器进行减法计数。