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封装内系统（System in Package, SiP）封装内系统（System in Package, SiP）将多个芯⽚、元器件及其互连装配在同⼀个封装体内⽽形成的微系统。
与⽚上系统（SoC）⼀样，SiP也是⼀种微系统的集成⽅式。
但SoC通常只能集成同⼀种⼯艺类型的多个IP核，⽽SiP可以集成不同⼯艺代（如0.13微⽶和90纳⽶）、不同⼯艺类型（如CMOS和锗硅）的多个芯⽚，不仅更加灵活，⽽且设计验证的复杂度低、产品上市时间短。
在同⼀个封装管壳内集成多个芯⽚的⼯作始于上世纪60年代。
⼀开始是把晶体管等有源元件与电阻、电容等⽆源元件安装在基板上，再进⾏封装，称为混合集成电路。
后来⼜把多个集成电路芯⽚及⼀些⽆源元件安装在⾼密度多层互连基板上，再统⼀封装，称为多芯⽚模块（Multi-Chip Module, MCM）。
MCM按其⾼密度互连基板的制造⼯艺可分为3种：①MCM-L，基板是多层层压印制电路板（PCB）；②MCM-C，基板是陶瓷或玻璃瓷，通过⾼温共烧陶瓷法（HTCC）或低温共烧陶瓷法（LTCC）制成；③MCM-D，通过硅或介质材料上的淀积布线形成基板互连。
在计算机领域中较早采⽤MCM来提⾼组装密度、电性能和可靠性的是IBM公司的⼤型机系统。
为了解决组装密度提⾼后带来的散热问题，IBM 3081等⼤型机中还引⼊了热导模块。
IBM近年推出的POWER4/5⾼性能微处理器也采⽤了MCM技术。
与把多个封装好的芯⽚直接安装在PCB上相⽐，MCM在提⾼组装密度上是有明显优势的。
但是，MCM⾥，多个芯⽚是以⼆维⽅式排列在基板上的，如IBM POWER5的MCM⾥，平⾯排列了4个POWER5芯⽚和4个容量为36MB的三级cache芯⽚。
这种⼆维分布芯⽚的形式，限制了封装尺⼨的进⼀步缩⼩。
为了满⾜平板电脑、智能⼿机等设备对元件尺⼨的苛刻要求，出现了芯⽚堆叠式的MCM，即SiP。
因为存储器芯⽚在尺⼨、接⼝等⽅⾯的⼀致性，最早的SiP就是把多个存储器芯⽚堆叠在⼀起再封装起来，形成⼀个容量更⼤但占地⾯积较⼩（也许稍厚⼀点）的部件。
系统级封装(SiP)的发展前景(上）——市场驱动因素，要求达到的指标，需要克腰的困难集成电路技术的进步、以及其它元件的微小型化的发展为电子产品性能的提高、功能的丰富与完善、成本的降低创造了条件。
现在不仅仅军用产品，航天器材需要小型化，工业产品，甚至消费类产品，尤其是便携式也同样要求微小型化。
这一趋势反过来又进一步促进微电子技术的微小型化。
这就是近年来系统级封装(SiP,System in Package)之所以取得了迅速发展的背景。
SiP已经不再是一种比较专门化的技术；它正在从应用范围比较狭窄的市场，向更广大的市场空间发展；它正在成长为生产规模巨大的重要支持技术。
它的发展对整个电子产品市场产生了广泛的影响。
它已经成为电子制造产业链条中的一个重要环节。
它已经成为影响，种类繁多的电子产品提高性能、增加功能、扩大生产规模、降低成本的重要制约因素之一。
它已经不是到了产品上市前的最后阶段才去考虑的问题，而是必须在产品开发的开始阶段就加以重视，纳入整体产品研究开发规划；和产品的开发协同进行。
再有，它的发展还牵涉到原材料，专用设备的发展。
是一个涉及面相当广泛的环节。
因此整个电子产业界，不论是整机系统产业，还是零部件产业，甚至电子材料产业部门，专用设备产业部门，都很有必要更多地了解，并能够更好地促进这一技术的发展。
经过这几年的发展，国际有关部门比较倾向于将SiP定义为：一个或多个半导体器件(或无源元件)集成在一个工业界标准的半导体封装内。
按照这个涵义比较广泛的定义，SiP又可以进一步按照技术类型划分为四种工艺技术明显不同的种类；芯片层叠型；模组型；MCM型和三维(3D)封装型。
现在，SiP应用最广泛的领域是将存储器和逻辑器件芯片堆叠在一个封装内的芯片层叠封装类型，和应用于移动电话方面的集成有混合信号器件以及无源元件的小型模组封装类型。
这两种类型SiP的市场需求在过去4年里十分旺盛，在这种市场需求的推动下，建立了具有广泛基础的供应链；这两个市场在成本方面的竞争也十分激烈。
先进封装名词先进封装（Advanced Packaging）是一种半导体封装技术，用于将芯片或集成电路（IC）封装在一个外壳中，以提供保护、连接和散热等功能。
它是半导体制造过程中的关键环节之一，对于提高芯片性能、降低成本和实现小型化至关重要。
先进封装技术的发展是为了满足不断增长的芯片集成度和性能要求。
随着半导体工艺技术的演进，芯片的尺寸越来越小，引脚数量越来越多，同时对功耗、速度和可靠性的要求也越来越高。
传统的封装技术已经难以满足这些需求，因此需要采用更先进的封装技术。
先进封装技术包括以下几种主要类型：1. 系统级封装（System-in-Package，SiP）：将多个芯片和其他组件集成在一个封装中，形成一个完整的系统。
这种封装方式可以减小尺寸、降低功耗并提高系统性能。
2. 晶圆级封装（Wafer-Level Packaging）：在晶圆制造过程中进行封装，将芯片直接封装在晶圆上，而不是在单个芯片上进行封装。
这种方法可以提高生产效率和降低成本。
3. 三维封装（3D Packaging）：采用多层堆叠技术，将芯片垂直堆叠在一起，以实现更高的集成度和性能。
这种封装方式可以减小芯片尺寸并提高信号传输速度。
4. 倒装芯片封装（Flip-Chip Packaging）：将芯片的有源面朝下，通过焊点直接连接到封装基板上。
这种封装方式可以提供更好的散热性能和更短的电路路径。
先进封装技术的发展推动了半导体行业的进步，使得芯片在更小的尺寸、更高的性能和更低的成本下实现更复杂的功能。
它对于手机、平板电脑、计算机、通信设备等各种电子产品的发展至关重要。
随着技术的不断创新，先进封装将继续在半导体领域发挥重要作用。
S3IP（System-in-Package on Interposer）是一种系统级封装技术，它将多个芯片集成在一个基板上，然后通过三维封装技术将整个系统封装起来。
S3IP技术可以提高系统的性能、可靠性和封装密度，适用于高性能计算、数据中心、人工智能等领域。
S3IP标准主要涉及以下几个方面：
1. 基板设计：基板是S3IP技术中的关键部分，需要满足高密度、高性能、低功耗等要求。
基板通常采用高性能的有机基板或陶瓷基板。
2. 芯片集成：S3IP技术可以将多种类型的芯片（如处理器、存储器、模拟芯片等）集成在一个基板上，实现多芯片之间的互联互通。
3. 三维封装：S3IP技术采用三维封装技术将多个芯片和基板封装在一起，形成一个紧凑的系统。
三维封装技术包括TSV（Through-Silicon Via）、Bumping等。
4. 电气连接：S3IP技术需要解决多芯片之间的电气连接问题，通常采用金线或铜线进行连接。
5. 散热解决方案：由于S3IP系统中的芯片密度较高，散热成为一个关键问题。
散热解决方案通常包括热管、散热片等。
6. 可靠性要求：S3IP技术需要满足高性能、高可靠性的要求，因此在设计和制造过程中需要考虑可靠性因素，如高温、高湿、振动等环境条件。
什么是系统级封装（SiP）技术？SiP 可以将多个具有不同功能的有源电子元件与可选无源器件，诸如 MEMS 或者光学器件等其他器件优先组装到一起，实现一定功能的单个标准封装件，形成一个系统或者子系统。
这么看来，SiP 和 SoC 极为相似，两者的区别是什么？SiP 能最大限度地优化系统性能、避免重复封装、缩短开发周期、降低成本、提高集成度。
对比SoC，SiP 具有灵活度高、集成度高、设计周期短、开发成本低、容易进入等特点。
而SoC 发展至今，除了面临诸如技术瓶颈高、CMOS、DRAM、GaAs、SiGe 等不同制程整合不易、生产良率低等技术挑战尚待克服外，现阶段SoC 生产成本高，以及其所需研发时间过长等因素，都造成SoC 的发展面临瓶颈，也造就 SiP 的发展方向再次受到广泛的讨论与看好。
SiP 与其他封装形式又有何区别？SiP 与 3D、Chiplet 的区别Chiplet 可以使用更可靠和更便宜的技术制造，也不需要采用同样的工艺，同时较小的硅片本身也不太容易产生制造缺陷。
不同工艺制造的 Chiplet 可以通过先进封装技术集成在一起。
Chiplet 可以看成是一种硬核形式的 IP，但它是以芯片的形式提供的。
3D 封装就是将一颗原来需要一次性流片的大芯片，改为若干颗小面积的芯片，然后通过先进的封装工艺，即硅片层面的封装，将这些小面积的芯片组装成一颗大芯片，从而实现大芯片的功能和性能，其中采用的小面积芯片就是 Chiplet。
因此，Chiplet 可以说是封装中的单元，先进封装是由Chiplet /Chip 组成的，3D 是先进封装的工艺手段，SiP 则指代的是完成的封装整体。
通过 3D 技术，SiP 可以实现更高的系统集成度，在更小的面积内封装更多的芯片。
不过，是否采用了先进封装工艺，并不是SiP 的关注重点，SiP 关注系统在封装内的实现。
SiP 与先进封装也有区别：SiP 的关注点在于系统在封装内的实现，所以系统是其重点关注的对象，和SiP 系统级封装对应的为单芯片封装；先进封装的关注点在于：封装技术和工艺的先进性，所以先进性的是其重点关注的对象，和先进封装对应的是传统封装。
SiP系统级封装工艺流程一、概述SiP（System in Package）系统级封装，顾名思义，是指在一个封装体中集成一个系统。
将多个具有不同功能的有源电子元件（通常是IC裸芯片）与可选无源器件，以及诸如MEMS或者光学器件等其它器件优先组装到一个封装体内部，实现一定功能的单个标准封装器件，形成一个系统或者子系统，通常可称之为微系统(Micro-System)。
这个系统需要封装多个芯片并能够独立完成特定的任务，如集成了CPU、DRAM、Flash等多个IC芯片的SiP系统级封装。
二、工艺流程SIP的封装形式多样，按照材料和工艺通常分为塑料封装、陶瓷封装和金属封装三大类，每类都会有多种类型的封装形式，例如，DIP、SOP、PLCC、QFP、QFN、BGA 等。
随着引脚数量和密度的增加，BGA成为SiP最常采用的封装形式。
Wire Bonding -BGA的流程包括：晶圆减薄→晶圆切割→芯片粘结→引线键合→模塑封装→BGA基板植球→基板回流焊→表面打标→切割分离→最终检查→测试包装。
Wire Bonding -BGA封装前，晶圆首先会做减薄处理，这样也更便于晶圆切割，同时也会减小封装后的厚度。
芯片粘结是采用环氧粘结剂将IC芯片粘结在基板上。
引线键合是采用纯金丝键合线将芯片管脚与基板上的Pad进行连接，接着采用模塑包封或液态胶灌封，以保护芯片、焊接线和焊盘。
BGA基板植球是使用植球机或者筛网将焊料球放置在焊盘上，然后在回流焊炉内进行回流焊接，然后使用清洗剂对基板进行清洗，以去除残留在封装体上的焊料和纤维颗粒。
然后是表面打标、切割分离，最终检查、测试和包装入库。
了解完Wire Bonding BGA的生产流程，我们再来看看FilpChip-BGA。
下图是FilpChip-BGA（简称FC-BGA）的生产制造流程示意图。
FilpChip-BGA的流程包括：晶圆减薄→晶圆凸点生成→晶圆切割→芯片倒装→回流焊接→裸芯片下部填胶→表面打标→BGA基板植球→基板回流焊→切割分离→最终检查→测试包装。
SIP封装的制程工艺系统级封装（system in package，SIP）是指将不同种类的元件，通过不同种技术，混载于同一封装体内，由此构成系统集成封装形式。
SIP封装制程按照芯片与基板的连接方式可分为引线键合封装和倒装焊两种。
一、引线键合封装工艺圆片→圆片减薄→圆片切割→芯片粘结→引线键合→等离子清洗→液态密封剂灌封→装配焊料球→回流焊→表面打标→分离→最终检查→测试→包装。
1、圆片减薄：圆片减薄是指从圆片背面采用机械或化学机械（CMP）方式进行研磨，将圆片减薄到适合封装的程度。
由于圆片的尺寸越来越大，为了增加圆片的机械强度，防止在加工过程中发生变形、开裂，其厚度也一直在增加。
但是随着系统朝轻薄短小的方向发展，芯片封装后模块的厚度变得越来越薄，因此在封装之前一定要将圆片的厚度减薄到可以接受的程度，以满足芯片装配的要求。
2、圆片切割：圆片减薄后，可以进行划片。
较老式的划片机是手动操作的，现在一般的划片机都已实现全自动化。
无论是部分划线还是完全分割硅片，目前均采用锯刀，因为它划出的边缘整齐，很少有碎屑和裂口产生。
3、芯片粘结：已切割下来的芯片要贴装到框架的中间焊盘上。
焊盘的尺寸要和芯片大小相匹配，若焊盘尺寸太大，则会导致引线跨度太大，在转移成型过程中会由于流动产生的应力而造成引线弯曲及芯片位移现象。
贴装的方式可以是用软焊料（指Pb-Sn合金，尤其是含Sn的合金）、Au-Si低共熔合金等焊接到基板上，在塑料封装中最常用的方法是使用聚合物粘结剂粘贴到金属框架上。
4、引线键合：在塑料封装中使用的引线主要是金线，其直径一般为0.025mm~0.032mm。
引线的长度常在1.5mm~3mm之间，而弧圈的高度可比芯片所在平面高0.75mm。
键合技术有热压焊、热超声焊等。
这些技术优点是容易形成球形（即焊球技术），并防止金线氧化。
为了降低成本，也在研究用其他金属丝，如铝、铜、银、钯等来替代金丝键合。
热压焊的条件是两种金属表面紧紧接触，控制时间、温度、压力，使得两种金属发生连接。
Project Statistics•Design for Manufacture Methodology for SiP –Academic partners : Lancaster University & Greenwich–Industrial partners : NXP, Flowmerics, Coventor& Selex –£206K –Nov 2005 –Nov 2007–Focus : Reliability Engineering of SiP assemblies •Integrated Health Monitoring of MNT Enabled Integrated Systems “I-Health”–Academic partners : Lancaster University & Heriot WattUniversity–Industrial partners : NXP, QinetiQ, Coventor, MCE–Focus : Embedded Test & Health Monitoring of SiP based systemsSiP-Design•Design for Manufacture Methodology for SiP –Realise algorithms and associated code to generate anintegral thermal map across a behavioural model of anSiP structure.–Realise algorithms and associated code to model andcouple electromagnetic and electrostatic fields intofunctional devices and materials within an SiPstructure.–Realise a method of injecting defects and degradationinto structural SiP models. Address the Test Issue.–Demonstrate the above advances in an industrial Virtual Prototype environment“I-Health”project SP/05/01/03•Integrated Health Monitoring of MNT Enabled Integrated Systems–The potential to realise low cost temperature, stress, humidity and EM field sensors for integration in a health monitoring architecture.–Electrical only strategies that requires low performance electronics to monitor non-electrical functions both on-line and in production.– A solution for embedding both sensing and electrical monitoring functions within a SiP level test access and control architecturetogether with decision making functions based on re-use and / orreconfiguration of existing functions and both fault tolerance and self-repair through redundancy and emulation.–Implementation solutions including on-chip, on-substrate and through dedicated low cost health inserts for both silicon and LTCC platforms.University of Greenwich •Centre for Numerical Modelling and Process Analysis– 5 Profs, 20+ Post Docs, 40 + PhD’s–One of largest groups in UK•Electronics and Microsystems– 2 Profs, 3 Post Doc’s, 5 PhD’s–Over £2m of support since 1998 in electronics and microsystems modelling.Device FabricationNitrogenLead-Free Wave SolderingOptical interconnects Thermo-mechanical (alignment)Laser SolderingAccelerated Life Testing Fatigue, etcLancaster University•Centre for Microsystems Engineering–4 academic staff, 5 RA’s, 4 PhD’s–Delivered against £3.4M in grant income over the past 10years–Leads the European Design for Micro & Nano Manufacture community through the FP6 Network of Excellence(PATENT-DfMM)What is System-in-Package, or SiP?•The integration of several Integrated Circuits and components of various technologies (RF, analogue, digital, in Si, in GaAs) in a single package, resulting in one or several electronic systems•Related key words:–Heterogeneous Integration, System-on-Chip, SoPStacked StructuresSide-by-Side Structures EmbeddedStructuresSiP key drivers and benefits•Size reduction•Functional performance improvement •Combination of several functions•Cost reduction•Speed-to-market due to the reuse of existing ICs •Complete system integrationIntegrated Discretes(ESD protection + EMI No redistribution layer (RDL) needed: direct bump on IO.FM radio (2005) RDL needed (higher cost than directStill few product linesActive die d d f hyearMCM + discrete passives on laminate MCM + discretepassives on laminate + Integrated Passive Multi-Chip Modules (MCM)100%silicon -based SiP 199019992004P r o p o r t i o n o f S i Pyear MCM + discrete passives on laminateMCM + discrete passives on laminate + Integrated PassivesMultiChip Modules (MCM)100%Silicon-basedSiP199019992004= leadframe based+ WL-CSPWL-SiP: challenges•Larger WL-CSP modules (because SiP are larger than current WL-CSP parts)–Board Level Reliability(solder fatigue issue)•Larger WL-CSP modules–Board Level Reliability(solder fatigue issue)•Assembly flow–Final Test–Marking–Packing–Storing•Customer acceptance–Customers and assemblers (pick & place, under fill dispensing on PCB)–Designers (sockets for evaluation boards)–PCB makers: downwards CTE curve to be supportedNumber of TMC cycles% u n i t s f a i l i n gImproved Si technologies,lower PCB CTE’sLarger WLP modulesBoard Level Reliability: solder fatigue (1)•Visible by thermal cyclingSimulation and Modelling Requirements•Accurate simulation and modelling is useful–In the short term•To assess reliability of current WL-CSP technologies withrespect to larger sizes•To compare possible technology options–New materials (underfills, bump alloys, PCB’s)–New balling layout rules–In the longer term•To “virtually qualify”WL-CSP parts:–How to make sure a new product has every chance to first timepass qualification stresses according to the company specificGeneral Quality System?One-eight of the SiPBalls (SAC105-Sn)UF2 UF3SiP Parameters:Test Passive die thicknessUF Size Test Passive dieUF SizeInelastic material behaviour of solder (Creep Rate Equation);Different SiP PackagesUF3Stacked Die SiPEmbedded Die SiPP a s s i v e Di eA c t i v e D iePCBA c t i v e D ieP a s s i v e Di eMold CompoundUF3Dielectric2Dielectric1CopperIn ModelMold CompoundFixed Chip Thickness80μmMold Thickness20μmMold Thickness120μmMold Thickness320μmMoldEffect of Mold Compound ThicknessChipMold Compound Properties:CTE:α1=10ppm/ºC, α2=45ppm/ºC(T g =130ºC)Young Modulus = 20.E+9Pa Poisson’s Ratio = 0.35Embedded Die SiP without UnderfillHealth Monitoring – embedded conceptTemperature sensor EMI probeMEMSCarrier substrate Passives: test response read out & stimulus injectionActive: Health monitor central unit- Integrated sensors: temperature, EMI probes etc… - MEMS testing - System reconfigurationHealth Monitor – Insert ConceptLoop antenna Temperature sensor + passive componentsCMOS die MEMSActive dieLow cost plastic insert• Possibility for stacked SiP • Standard pin-out / foot print for test interface? • Dependent on advances in polymer electronicsNon-electrical functions – bias superposition•100 µmElectrical only test & monitoring techniques for MNT systems9 Feasibility on magnetometer, accelerometer, conductance sensorPhysical inputTranducer Interface ElectronicsDSPTransducer outputBiasingElectrical Test signal Test signal filter comparatorOn-line-test outputIs it possible to use this method as a generic method to test MEMS structures?Implementation – embedded accelerometersTest output is unstable under acceleration conditions – on-line applicability??fluctuationDemonstrator board with QinetiQ accelerometerTest output with no accelerationTest output with 10g acceleration @ 100Hz• • •Step 1: Identify the causes of the fluctuation Step 2: Develop solutions to solve the issue of the test output fluctuation Step 3: Evaluate the fault coverage capability using fault simulationSolution – encoding of test stimuli• Encoding the test stimulusModulation of the test sine wave by the codeAccelerationLFSR LFSR LP LP2 2 LP1 HPOperational outputVout VdemLP3 Cov. Cov. Cor. Cor.×El/Acc El/Acc+Sensor × Cov CorGeneration of a pseudo-random bit code sequenceCarrierDemod.VcodeTest outputsNovel architecture • • • • • A pseudo-random code sequence modulates the test sine wave The code is retrieved by demodulation at the output Covariance and correlation algorithms are applied The covariance gives a value related to the sensor sensitivity The correlation gives information on the integrity of the covarianceApplication to RF MEMS switchBridge UP Dielectric DOWNSubstrate ConductorVbias RF choke RF in DC block DC block RF outRaytheon/TI* switch: Cup = 35fF (Insertion loss@10GHz = 0.025 dB) Cdown = 3.5pF (Isolation@10GHz = 15 dB)Cup / CdownSwitch model with the biasing circuitry in a shunt configuration*Raytheon/TI switchTest implementation strategyCtf Vtr Rtf Ract Vact Actuation generator RF in Vin RF switch controller Cp Lch Cbl Vs Cbl Vout Cup / Cdown Health Monitor RF out Vbias Cstim Test generator Vstim Enveloppe detector Test response analyserSwitch with passive componentsPassive components integrated on the substrateConclusions• Work to date focused around silicon based WLSiP– Embedded health monitoring – Strategies for non-electrical functions – Reliability simulation – structure & assembly • Impact of underfill on solder reliability • Impact of moulding process • Impact of fan-out • Analytical reliability prediction strategies developed – Extend to SoP – eg. Ceramic based – Investigate integration into EDA tools。
