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实验二全加器的设计与仿真全加器是非常典型的数字单元电路，在数字系统中常常用到全加器。
一般认为加法器是纯组合逻辑电路，只要用一些基本门电路就可以设计出全加器。
通常情况下，全加器是数字系统中的一个子模块，为了使加法器能与系统在时钟的驱动下同步工作，我们把全加器设计成由时钟控制带一级流水线的加法器。
需要指出的是，在数字集成电路设计中，大多数公司使用VerilogHDL进行RTL设计，较少使用VHDL，主要的原因是VerilogHDL语法简单易学，底层库支持好，EDA工具支持全面，集成电路发达的国家和地区应用广泛。
而VHDL的发展逐渐式微，越来越多的公司正逐渐向VerilogHDL转移。
建议使用VerilogHDL进行RTL设计，便于交流。
集成电路设计中心实验室的工作站运行环境为：•Sun Blade2000两台•双64-bit CPU, 内存4GB ,•硬盘73GB用户可以通过Xmanager 登录，每个用户拥有50MB的磁盘配额。
2.1设计文件准备和编译按可综合风格写出VerilogHDL代码如下（仅供参考）：module Adder8 (ain, bin, cin, sout, cout, clk,rst);/* Eight Bit Adder Module */output [7:0] sout;output cout;input [7:0] ain, bin;input cin, clk,rst;wire [7:0] sout_tmp, ain, bin;wire cout_tmp;reg [7:0] sout, ain_tmp, bin_tmp;reg cout, cin_tmp;always @(posedge clk)beginif (rst==1)beginsout=0;cout=0;ain_tmp=ain;bin_tmp=bin;cin_tmp=cin;endelsebegincout = cout_tmp;sout = sout_tmp;ain_tmp = ain;bin_tmp = bin;cin_tmp = cin;endendassign {cout_tmp,sout_tmp} = ain_tmp + bin_tmp + cin_tmp;endmodule上述代码在Unix/Linux 系统中，在用户目录下，建文件夹Adder8_full, 下建src,sim,syn,pr四个目录。
全差分高增益放大器的设计一、设计产品名称全差分高增益放大器二、设计目的1.掌握模拟集成电路的基本设计流程；2.掌握Cadence基本使用方法；3.学习模拟集成电路版图的设计要点；4.培养分析、解决问题的综合能力；5.掌握模拟集成电路的仿真方法；6.熟悉设计验证流程方法。
三、设计内容全差分高增益放大器（Full-differential OTA）是一种非常典型的模拟IP, 在各类模拟信号链路、ADC.模拟滤波器等重要模拟电路中应用广泛, 是模拟IC 设计人员必需掌握的一种基础性IP 设计。
采用华大九天Aether 全定制IC 设计平台及其自带的0.18um PDK, 设计一款全差分高增益放大器电路, 完成电路图设计、前仿真、Layout 设计和物理验证（DRC&LVS）。
考虑以下OTA 架构：图1 OTA架构四、电路设计思路模拟集成电路的设计分为前端与后端, 设计流程可以分为明确性能要求、选择电路结构、计算器件参数、原理图绘制、前仿真、版图绘制、DRC设计规则检查、LVS版图与电路图一致性检查、寄生参数提取及后仿真、流片测试。
本次实验使用基于华大九天Aether 全定制IC 设计平台及其自带的0.18um PDK, 实现模拟集成电路全差分高增益放大器的全流程设计与仿真。
（1）性能指标:需要验证三种PVT Corner:a) 电源电压1.8V, 温度27℃, corner 为TT；b) 电源电压1.6V, 温度80℃, corner 为SS；c) 电源电压2.0V, 温度-40℃, corner 为FF；要求各Corner 下开环技术指标（含Cload=10fF）:①放大器开环DC 增益Av0≥90dB；②0dB 带宽BW0≥500MHz；③相位裕度Phase Margin≥50°。
④DC 抑制比PSRR-0≥60dB, （3*2=6 分）⑤10MHz 时抑制比PSRR-10M≥45dB。
实验五组合逻辑电路设计（此项实验为设计性实验）设计性综合实验要求：1．根据设计任务要求，从单元电路的设计开始选择设计方案。
根据设计要求和已知条件，计算出元件参数，并选择合适的元件，最后画出总电路图。
2．通过安装调试，实现设计中要求的全部功能。
3．写出完整的设计性综合实验报告，包括调试中出现异常现象的分析和讨论。
一、实验目的1. 掌握组合逻辑电路的设计方法。
2. 能够熟练的、合理的选用集成电路器件。
3．提高电路布局、布线及检查和排除故障的能力。
4．培养书写设计性综合实验报告的能力。
二、设计任务与要求1．设计一个一位半加器和全加器。
2．设计一个对两个两位无符号的二进制数M、N比较大小的电路（只要求设计出M>N的电路）。
3．对所设计电路进行连接、验证，并写出结果。
三、实验原理及参考电路组合逻辑电路是最常见的逻辑电路，其特点是在任何时刻电路的输出信号仅取决于该时刻的输入信号，而与信号作用前电路原来所处的状态无关。
组合逻辑电路设计的一般步骤如图5-1所示。
图5－1 组合逻辑电路设计流程图根据设计任务的要求建立输入、输出变量，并列出真值表，然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式，并按实际选用逻辑门的类型修改逻辑表达式。
根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。
最后用实验来验证设计的正确性。
- 19 -1.组合逻辑电路的设计过程用“与非”门设计一个表决电路。
当四个输入端中有三个或四个为“1”时，输出端才为“1”。
设计步骤：a.根据题意列出真值表如表5-1所示，再填入卡诺图表5-2中。
b.由卡诺图得出逻辑表达式，并简化成“与非”的形式Y＝ABC＋BCD＋ACD＋ABD＝)′)′()′()′()′((ABCACDBCDABCc.根据逻辑表达式画出用“与非门”构成的逻辑电路如图5-2所示。
表5－1表5－2d.用实验验证逻辑功能在实验装置适当位置选定三个14P插座，按照集成块定位标记插好所选集成块。
实验二使用S-Edit设计简单逻辑电路一、实验目的1.进一步熟悉Tanner Pro 软件中S-Edit 软件的使用；2.了解和掌握用S-Edit 设计简单逻辑电路的流程和方法，并能自行设计简单逻辑电路；3.充分理解电路设计模式（Schematic Mode）和符号模式（Symbol Mode）。
二、实验仪器计算机一台三、实验原理本实验使用S-Edit设计简单逻辑电路，因此要求学生在上节课学习S-Edit 软件使用的基础上，还要熟悉简单逻辑电路CMOS反相器、与非门以及或非门等。
四、实验内容1.使用S-Edit编辑CMOS反相器电路图及符号图；2.使用S-Edit编辑CMOS与非门电路图及符号图；3.使用S-Edit编辑CMOS或非门电路图及符号图。
五、实验步骤1.使用S-Edit设计CMOS反相器（1）打开文件：打开S-Edit 程序，在S-edit菜单栏中选择“File”→“Open”→“Open Design”命令，打开实验一建立的文件“shiyan”，如图2.1所示。
图2. 1 打开文件说明：S-Edit 编辑方式是以单元（Cell）为单位而不是以文件（File）为单位，每一个文件可以有多个单元，而每一个单元则表示一种基本组件或一种电路，故一个文件内可能包含多种组件或多个电路。
（2）新建单元：选择“Cell”→“New view”命令，建立新的单元，命名为“INV”，并将View type选择为Schematic，如图2. 2所示。
图2. 2 新建电路设计单元说明：S-Edit 编辑方式是以单元（Cell）为单位而不是以文件（File）为单位，每一个文件可以有多个单元，而每一个单元则表示一种基本组件或一种电路，故一个文件内可能包含多种组件或多个电路。
因此本实验建立的电路单元与实验一的组件单元在同一个文件下。
（3）增加必要元件库：S-Edit本身附有多个元件库，分别是Devices、LogicGates、Misc、SPICE_Commands、SPICE_Elements和IO_Pads等。
设计实验2:多功能函数信号发生器一、摘要任意波形发生器是不断发展的数字信号处理技术和大规模集成电路工艺孕育出来的一种新型测量仪器，能够满足人们对各种复杂信号或特殊信号的需求，代表了信号源的发展方向。
可编程门阵列（FPGA）具有髙集成度、髙速度、可重构等特性。
使用FPGA来开发数字电路, 可以大大缩短设计时间，减小印制电路板的面积，提高系统的可靠性和灵活性。
此次实验我们采用DEO-CV开发板，实现函数信号发生器，根据按键选择生产正弦波信号、方波信号、三角信号。
频率范围为10KHz~300KHz,频率稳定度W10-4,频率最小不进10kHz。
提供DAC0832, LM358o二、正文1.方案论证基于实验要求，我们选择了老师提供的数模转换芯片DAC0832,运算放大器LM358以及DEO-CV开发板来实现函数信号发生器。
DAC0832是基于先进CMOS/Si-Cr技术的八位乘法数模转换器，它被设计用来与8080, 8048,8085, Z80和其他的主流的微处理器进行直接交互。
一个沉积硅辂R-2R电阻梯形网络将参考电流进行分流同时为这个电路提供一个非常完美的温度期望的跟踪特性（0. 05%的全温度范围过温最大线性误差）。
该电路使用互补金属氧化物半导体电流开关和控制逻辑来实现低功率消耗和较低的输出泄露电流误差。
在一些特殊的电路系统中，一般会使用晶体管晶体管逻辑电路(TTL) 提高逻辑输入电压电平的兼容性。
另外，双缓冲区的存在允许这些DAC 数模转换器在保持一下个数字 词的同时输出一个与当时的数字词对应的电压。
DAC0830系列数模转 换器是八位可兼容微处理器为核心的DAC 数模转换器大家族的一员。
LM358是双运算放大器。
内部包括有两个独立的、高增益、内部频 率补偿的双运算放大器，适合于电源电压范围很宽的单电源使用，也 适用于双电源工作模式，在推荐的工作条件下，电源电流与电源电压 无关。
它的使用范围包括传感放大器、直流增益模块和其他所有可用 单电源供电的使用运算放大器的场合。
集成电路课程设计——二输入异或门的前仿设计姓名：胡国勤学号：07063211专业：电子科学与技术指导老师：蔡志民二〇一〇年十二月二十五日二输入异或门的前仿设计一、实验目的1、了解异或门的逻辑单元。
2、二输入异或门电路原理图输入方法。
3、二输入异或门的前仿设计。
二、实验原理1、异或门逻辑单元异或门逻辑功能：F=A⊕B 。
异或门逻辑符号如图1所示：图1 异或门逻辑符号异或门真值表如表一所示：表一异或门真值表A B F0 0 00 1 11 0 11 1 02、异或门功能实现当输入A与B不同时，输出F为1；当输入A与B相同时，输出F为0。
三、实验内容1、建立库文件点击运行程序，弹出运行程序窗口如图2所示。
图2 运行程序然后在运行程序窗口键入icfb后点击运行就会出现CIW（Command Interpreter Window），即命令解释窗如图3所示。
图3 CIW窗口CIW窗口是Cadence软件的控制窗口，是主要的用户界面。
从CIW窗口可以调用许多工具并完成许多任务。
CIW窗口主要包括以下几个部分：①Window Title（窗口标题栏）：显示使用软件的名称及Log文件目录。
②Menu Banner（菜单栏）：显示命令菜单以便使用设计工具。
③Outbut Area（输出区）：显示电路图设计软件时的信息，可以调整CIW 使这个区域显示更多信息。
④Input Line（输入行）：原来输入命令。
⑤Mouse Bindings Line ：显示捆绑在鼠标左中右3键的快捷键。
⑥Prompt Line ：标识号来自当前命令的信息。
2、创建库与视图单元点击CIW窗口的File-new-library,由此可创建库，用来存放单元视图的文件夹。
将库文件的路径设置在cadence目录下，Name栏输入库文件名001（库文件名可定义），右侧Technology File栏中选择Don’t need a techfile，由于现在只是输入原理图，因此可以不需要工艺文件，点击窗口OK，如图4所示。
数字集成电路基础课程设计1. 介绍数字集成电路是现代电子技术中一个非常重要的分支，它包括了数字电路基础和数字逻辑设计两个方面。
数字电路基础主要研究数字电路的原理、性质、特点和基本逻辑门电路的设计与实现方法；数字逻辑设计是在数字电路基础上，研究如何将逻辑关系转化成具体的电路实现，在其中最常用的语言是硬件描述语言。
数字集成电路功耗低、速度快、可靠性高、体积小等特点，使其在现代电子系统中得到了广泛的应用。
本文旨在介绍数字集成电路基础课程设计，包括课程设计的目的、内容、教学方法和实验流程。
本课程设计不仅有助于学生加深对数字电路与数字逻辑的理解，为后续专业课程的学习打下良好的基础，同时也可帮助学生提高创新能力和实践能力。
2. 课程设计目的数字集成电路基础课程设计的目的是使学生通过实践操作，深入了解数字电路的基本原理和基本逻辑门的组合与实现，掌握数字电路设计方法，提高数字逻辑设计能力和实践能力。
3. 课程设计内容数字集成电路基础课程设计的内容主要包括以下几个方面：•逻辑门电路的设计与实现•组合逻辑电路的设计与实现•时序逻辑电路的设计与实现•硬件描述语言的基本语法和应用4. 教学方法数字集成电路基础课程设计采用“理论与实践相结合”的教学方法。
教师首先讲授数字电路的基本理论和基本逻辑门的设计，再通过课堂演示和实验操作的形式，让学生体验到数字电路设计的过程和方法。
数字集成电路基础课程设计还采用了“自主学习和团队协作”的教学模式。
学生自主阅读、自主实验和自主发掘问题，与同学之间开展协作学习和探究性学习，这样可以更好地培养学生的独立思考和解决问题的能力。
5. 实验流程数字集成电路基础课程设计的实验流程如下：1.实验准备：了解实验内容和实验原理，进行预备工作，包括查阅资料和准备器材、元器件等。
2.实验设计：根据实验要求和实验原理，设计逻辑电路，选择合适的逻辑门和器材，搭建电路原型。
3.电路实现：按照实验设计要求，组装电路，连接元器件和模块，进行电路调试。
1.1表决电路：设有三人对一事进行表决，多数（二人以上）赞成即通过；否则不通过。
1.2若三人中的A有否决权，即A不赞成，就不能通过，又应如何实现呢？
2、交通信号灯监测电路：设一组信号灯由红（R）、黄（A）、绿（G）三盏灯组成。
正常情况下，点亮的状态只能是红、绿或黄加绿当中的一种。
当出现其它五种状态时，是信号灯发生故障，要求监测电路发出故障报警信号。
3. 故障报警：某实验室有红、黄两个故障指示灯，用来指示三台设备的工作情况。
当只有一台设备有故障时，黄灯亮；有两台设备有故障时，红灯亮；只有当三台设备都发生故障时，才会使红、黄两个故障指示灯同时点亮。
集成电路版图设计习题答案第2章 集成电路制造工艺【习题答案】1．硅片制备主要包括（直拉法）、（磁控直拉法）和（悬浮区熔法）等三种方法。
2．简述外延工艺的用途。
答：外延工艺的应用很多。
外延硅片可以用来制作双极型晶体管，衬底为重掺杂的硅单晶（n +），在衬底上外延十几个微米的低掺杂的外延层（n ），双极型晶体管（NPN ）制作在外延层上，其中b 为基极，e 为发射极，c 为集电极。
在外延硅片上制作双极型晶体管具有高的集电结电压，低的集电极串联电阻，性能优良。
使用外延硅片可以解决增大功率和提高频率对集电区电阻要求上的矛盾。
图 外延硅片上的双极型晶体管集成电路制造中，各元件之间必须进行电学隔离。
利用外延技术的PN 结隔离是早期双极型集成电路常采用的电隔离方法。
利用外延硅片制备CMOS 集成电路芯片可以避免闩锁效应，避免硅表面氧化物的淀积，而且硅片表面更光滑，损伤小，芯片成品率高。
外延工艺已经成为超大规模CMOS 集成电路中的标准工艺。
3．简述二氧化硅薄膜在集成电路中的用途。
答：二氧化硅是集成电路工艺中使用最多的介质薄膜，其在集成电路中的应用也非常广泛。
二氧化硅薄膜的作用包括：器件的组成部分、离子注入掩蔽膜、金属互连层之间的绝缘介质、隔离工艺中的绝缘介质、钝化保护膜。
4．为什么氧化工艺通常采用干氧、湿氧相结合的方式？答：干氧氧化就是将干燥纯净的氧气直接通入到高温反应炉内，氧气与硅表面的原子反应生成二氧化硅。
其特点：二氧化硅结构致密、均匀性和重复性好、针孔密度小、掩蔽能力强、与光刻胶粘附良好不易脱胶；生长速率慢、易龟裂不宜生长厚的二氧化硅。
湿氧氧化就是使氧气先通过加热的高纯去离子水（95℃），氧气中携带一定量的水汽，使氧化气氛既含有氧，又含有水汽。
因此湿氧氧化兼有干氧氧化和en +SiO 2n -Si 外延层 n +Si 衬底水汽氧化的作用，氧化速率和二氧化硅质量介于二者之间。
实际热氧化工艺通常采用干、湿氧交替的方式进行。
实验二组合逻辑电路分析与设计一、实验目的1.掌握组合逻辑电路的分析方法与测试方法；2.掌握组合逻辑电路的设计方法。
二、实验预习要求1.熟悉门电路工作原理及相应的逻辑表达式；2.熟悉数字集成电路的引脚位置及引脚用途；3.预习组合逻辑电路的分析与设计步骤。
三、实验原理通常, 逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。
电路在任何时刻, 输出状态只决定于同一时刻各输入状态的组合, 而与先前的状态无关的逻辑电路称为组合逻辑电路。
1．组合逻辑电路的分析过程, 一般分为如下三步进行：（1）由逻辑图写出输出端的逻辑表达式；（2）画出真值表；（3）根据对真值表进行分析, 确定电路功能。
2. 组合逻辑电路的一般设计过程为图实验2.1所示。
设计过程中, “最简”是指电路所用器件最少, 器件的种类最少, 而且器件之间的连线也最少.四、实验仪器设备1. TPE－ADⅡ实验箱（+5V电源, 单脉冲源, 连续脉冲源, 逻辑电平开关, LED显示, 面包板数码管等）1台；2. 四两输入集成与非门74LS00 2片；3. 四两输入集成异或门74LS86 1片；4. 两四输入集成与非门74LS20 3片。
五、实验内容及方法1. 分析、测试74LS00组成的半加器的逻辑功能。
（1）用74LS00组成半加器, 如图实验2.2所示电路, 写出逻辑表达式并化简, 验证逻辑关系。
Z1=AB；Z2= Z1A = ABA;Z3= Z1B = ABB;Si= Z2Z3 = ABA ABB = ABA+ABB = AB+ AB = A + B;Ci = Z1A = AB;（2）列出真值表。
（3）分析、测试用异或门74LS86与74LS00组成的半加器的逻辑功能, 自己画出电路, 将测试结果填入自拟表格中, 并验证逻辑关系。
评价: 通过这种方法获得测试结果和上述电路完全相同, 并且在有异或门的情况下实现较为简单, 所以我们应当在设计的时候在条件允许的情况实现最简。
Assignment 21. (7.10)Implement a NAND gate model using the IEEE nine-valued system.For the RS flip-flop shown in Figure 7.60, assume that both gate outputs are initially U, and that the two inputs R——and S——are initially 0 and switch to 1 simultaneously. Simulate the circuit at logic gate level when:a.Both gates have identical delays.b.The two gates have different delays. Compare your results.YY’Figure 7.60 R-S flip-flop------------------------------------------------------------------------------------------------------- ----------------------------------------RS触发器的门级模型----------------------------------- ------------------------------------------------------------------------------------------------------- library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity RS isport ( NS,NR: in std_logic;Y,NY : out std_logic);end entity RS;architecture rtl of RS iscomponent nand0 isport (a,b:in std_logic;c:out std_logic);end component;signal z1,z2:std_logic;beginNY<=z2;Y<=z1;u1:nand0 port map(NS,z2,z1);u2:nand0 port map(NR,z1,z2);end architecture rtl;------------------------------------------------------------------------------------------------------- ----------------------------------RS触发器的门级模型测试激励----------------------------- ------------------------------------------------------------------------------------------------------- library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity RS_TB isend entity RS_TB;architecture RTL of RS_TB iscomponent RS isport ( NS,NR: in std_logic;Y,NY: out std_logic);end component;signal NY :std_logic:='1';signal Y :std_logic:='1';signal NS :std_logic:='0';signal NR :std_logic:='0';beginDUT:RS port map(NS => NS,NR => NR,y => y,NY => NY);processbeginNS <= '0';NR <= '0';wait for 0.1 us;NS <= '1';NR <= '1';wait for 0.1 us;end process;end architecture RTL;------------------------------------------------------------------------------------------------------- --------------共同延迟的RS电路门级仿真、此次采用的是VCS 2009.12--------------- -------------------------------------------------------------------------------------------------------一、建立和设置环境变量二、分析三、Elaboration四、仿真1、调用DVE2、查看仿真波形3、根据DVE检查波形，分析功能上图是VCS图形界面的DVE工具显示的波形图，从上面可以得到一下几个结论：1、初始状态输出端为‘U’，输入端均为‘0’；2、在1ns的反应延迟之后，输出端根据当前状态被置为‘1’；3、在100ns时，输入端同时置‘1’，此时输出端出现震荡状态。
实验二系列数据寄存器数据读或写实验【实验要求】利用CP226 实验箱上的K16..K23 开关做为DBUS 数据的输入端，其它开关做为控制信号的输入端，将K16…K23 开关设定的数据写入数据寄存器组R0…R3、地址寄存器MAR、堆栈寄存器ST和输出寄存器OUT，并读取数据寄存器组R0…R3中的数据到数据总线。
【实验目的】掌握模型机中各种数据寄存器的的引脚结构、工作原理及其控制方法。
【主要集成电路芯片及其逻辑实现原理】本实验所涉及的主要集成电路芯片同实验一。
【实验涉及的逻辑电路及原理】1. 数据寄存器组R0…R3数据读写数据寄存器组R0…R3数据读写实验原理逻辑电路如下图所示，其中RRD、RWR分别为数据寄存器组读使能、写使能控制信号，SB、SA为数据寄存器选择控制信号，CK为脉冲信号。
数据寄存器组R0…R3数据读写实验原理逻辑电路2. 地址寄存器MAR、堆栈寄存器ST和输出寄存器OUT写地址寄存器MAR、堆栈寄存器ST和输出寄存器OUT写实验原理逻辑电路如下图所示，其中MAROE、MAREN 、STEN、OUTEN分别为MAR输出使能、MAR写使能、ST写使能、OUT写使能控制信号，CK为脉冲信号。
地址寄存器MAR数据写实验原理逻辑电路输出寄存器OUT数据写实验原理逻辑电路堆栈寄存器ST数据写实验原理逻辑电路【实验内容及步骤】1. 数据寄存器组R0…R3数据读写(1)实验连接线实验具体连接线如下表所示。
数据读写实验接线连接信号孔接入孔作用状态说明1 J1座J3座将K23-K16接入DBUS[7:0] 实验模式：手动2 RRD K11 寄存器组读使能低电平有效3 RWR K10 寄存器组写使能低电平有效4 SB K1 寄存器选择B5 SA K0 寄存器选择A6 CK 已连寄存器工作脉冲上升沿打入7 D7…D0 L7…L0 观察寄存器数据输出(2)将11H写入锁存器R0二进制开关K23-K16用于DBUS[7:0]的数据输入，置数据11H。
集成电路设计实验报告
院别：电信学院专业：电子科学与技术
班级：电子姓名：学号：组序：
实验（二）题目名称：CMOS反相器的版图设计（PMOS、NMOS）
成绩：教师签名：批改时间：
一、实验目的：
在集成电路设计当中，集成电路设计软件的介入大大的缩短了开发周期，减小了设计风险，使得我们在设计的时候可以发现并改正电路设计上的绝大多数bug。
所以说学习设计软件已经成为集成电路设计工程师的必修课。
而Ledit软件以其良好的人机操作界面，以及强大的设计规则检查能力而在集成电路的设计当中充当了很重要的角色。
在此次试验当中我们需要独立完成CMOS反相器的版图设计，规则检查，以及排除错误工作。
从而达到比较熟练的掌握Ledit 的基本功能已经操作方法。
二、实验要求：
如将设计好的电路制成实际使用的集成块，就必须利用版图工具将设计的电路采用标准工艺文件转换成可以制造的版图。
然后再将版图提交给集成电路制造厂家（foundry），完成最后的集成块制造，所以画版图的本质就是画电路原理图。
在画版图时，首先要明白工艺文件的含义，每一种工艺文件代表一条工艺线所采用的光刻尺寸，以及前后各个工序等等；其次要懂得所使用的工具步骤及各个菜单及菜单栏的内容，以便熟练使用该软件；最后对所画版图进行验证，确保不发生错误。
此外，还必须了解所使用的版图设计法则，对于不同的工艺尺寸其法则有所不同，这就要求设计者在应用该软件时，必须熟悉相应的设计法则，为完成正确的版图做准备。
该实验原理是画常见的CMOS反相器，画版图时要求熟悉CMOS反相器的工艺过程及设计法则。
三、实验方法：
首先在实验一的基础上进一步熟悉L-EDIT版图设计软件的工具及工艺库，比较熟练地掌握该软件画版图的方法。
以CMOS反相器为例，在前面画的PMOS、NMOS 的基础上，通过调用将他们组合到一起，再完成整个CMOS反相器的设计，设计完成后运用该软件的设计规则对所画的版图进行DRC验证，并修改不正确的部分，直至设计无错误。
四、实验内容：
1.运行L-Edit程序时，L-Edit会自动将工作文件命名为Layout1.tdb并显示在窗口的标题栏上。
2.另存为新文件：选择执行File/Save As子命令，将自己的工程文件保存在C:\DocumentsandSettings\Administrator\桌面\实验相关\Tanner\Ledit90\Samples\SPR\exam ple1中，在“文件名”文本框中输入新文件名称：NOMS。
保存到example目录的原因是防止后面做剖视图的时候没法进行。
3.替换设置信息：选择执行File/Replace Setup子命令打开对话框，单击“From File”栏填充框的右侧的Browser按钮，选择C:\Documents and Settings\Administrator\桌面\实验相关\Tanner\Ledit90\Samples\SPR\example1\lights.tdb文件，如图所示，单击OK就将lights.tdb文件中的格点、图层、以及设计规则等设定应用在当前工程中。
4.画出PMOS：按照实验一的步骤，设计PMOS的版图。
并进行相应的规则检查，直到没有错误。
画好后如图所示：
5选择执行Tools/DRC命令，检查版图电气规则，确保没有错误。
6.将PMOS组件重命名并保存：执行Cell/Rename命令，打开Rename Cell Cell0对话框，将cell名称改成PMOS，点击“确定”，完成一个PMOS器件的设计。
7.画NMOS：NMOS画之前要先建立一个新的图层，新建NMOS单元：选择Cell/New命令，打开Create New Cell对话框，在其中的New cell name栏中输入nmos，单击OK按钮。
画的方法同PMOS，画好后如图所示：
8.选择执行Tools/DRC命令检查设计：确保没有错误。
9、设计预览：执行View/Design Navigator…命令，打开Design Navigator对话框，可以看到EX1文件有nmos与pmos两个单元。
10、引用PMOS、NMOS前的准备工作：再次启动L-Edit程序，将文件另存为EX2，将文件lights.tdb应用在当前的文件中，复制单元：执行Cell/Copy命令，打开Select Cell to Copy对话框，将EX1.tdb中的nmos单元和pmos单元复制到EX2.tdb 文件中。
11、引用PMOS、NMOS：执行Cell/Instance命令，打开Select Cell to Instance 对话框，选择nmos单元单击OK按钮，可以在编辑画面出现一个nmos单元；再选择pmos单元单击OK，在编辑画面多出一个与nmos重叠的pmos单元，可以用Alt 键加鼠标拖曳的方法分开pmos和nmos。
12、新增PMOS基板节点元件Basecontactp：先回到EX1的工程下，画基板节点元件，画法同PMOS、NMOS。
画好后如下图：
13.新增NMOS基板节点元件Basecontactn：方法同上：
14引用Basecontactp、Basecontactn：方法同10,.和11.。
15选择执行Tools/DRC命令：结果如图所示：
16栅极Ploy连接：CMOS反相器的pmos和nmos的栅极是相连的，故可在Ploy 层将pmos和nmos使用Ploy相连。
如图所示，经电气检查，没有错误。
17、连接pmos和nmos的漏极：CMOS反相器pmos和nmos的漏极是相连的，可利用Metal1将nmos与pmos的右边扩散区有接触点处相连接，进行电气检查，没有错误，如图所示。
18.绘制电源线：CMOS反相器电路需要有Vdd电源与GND，电源绘制在Metal1上，在pmos的上方和nmos的下方各绘制一个电源线，绘制后进行电气检查，结果如下：
19.标出Vdd与GND节点：单击插入节点图标，再到绘图窗口中用鼠标左键点击需要标注的位置，将自动出现Edit Object(s)对话框，在“On”框的下拉列表中选择Metal1，如图所示。
在Port name栏内键入Vdd，在Text Alignment选项中选择文字相对于框的位置的右边。
然后单击“确定”按钮。
用同样的方式标出GND。
20、电源与接触点的连接：将pmos的左边接触点与Basecontactp的接触点利用Metal1层与Vdd电源相连，而将nmos的左边接触点与Basecontactn的接触点利用Metal1层与GND相连。
21、添加输入输出端口：由于反相器有一个输入端口，且输入信号从Ploy输入，输入输出信号由Metal2输入，故一个反相器输入端口需要绘制Metal2图层、Via图层、Metal1图层、Ploy Contact图层与Ploy图层，才能将信号从Metal2层传至Ploy
层。
可先在绘图窗口的空白处绘制，再移至适当的位置。
完成后的图形：
五、实验中遇到的问题和解决办法
按照实验内容画好如下版图，规则检查以后有错误：
错误出现的原因是还没有画金属层，画好金属层后，就正确了。
六、实验体会：
通过这次L-edit软件的训练，我已经掌握了L-edit软件的基本操作方法，并能够独立的运用该软件设计版图，灵活的根据要求绘制版图，我想这对我今后学习或者工作大有裨益，今后，我要更多的运用该软件，达到熟练掌握的目的，在我们锻炼动手能力的同时，学到更多的有关专业知识。
这次版图设计我们做的是CMOS反相器。
在我做集成电路版图设计过程中的困难之一是分不清楚集成器件的工艺层次结构。
第一次使用L-edit软件设计版图设计的过程中，对于工艺部分的尺寸调节这个环节是个相当繁琐的工作。
不过在后来的摸索中我熟悉使用了Bottom left corner and dimensions的调节规则，方便了我后来的版图设计与调节。
在做集成电路版图设计的过程中，我觉得这样做可以提高版图制作效率。
再设计出电路的前提下，熟悉设计规则后，在编辑界面上先依据设计规则大概绘制出版图结构，进行DRC仿真后再依次改正错误。
调节各部分尺寸的过程中show box coordinates项选择Bottom left corner and dimensions，我觉得这个调节相对比较方便。
尽管在集成电路版图设计的过程中遇到了很多问题，但是通过这次集成电路版图设计让我再次认识到英语以及自我学习能力的重要性。
