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考试内容和考试要求(一)、模拟电子技术1.晶体管（包括二极管、双极晶体管、MOS晶体管）的基本结构和放大、开关的工作原理、特性曲线、参数、处于三个工作区的条件和特点、小信号等效电路；2.基本放大电路的三种电路组态及其特点（共发、共基、共集），基本放大电路的基本分析方法（静态工作点、负载线、电路增益、输入电阻和输出电阻），微变参数等效电路分析方法；3.多级放大电路的耦合方式，直接耦合放大电路的零点漂移现象及其抑制措施，差分放大电路的分析与计算(静态工作点、差模电压放大倍数、差模输入电阻、输出电阻)；4.集成运算放大器的结构特点、组成、电压传输特性，电流源电路的分析及计算；5.放大电路的频率响应的基本概念、隔直电容、旁路电容对低频响应的影响，结电容、杂散电容对高频响应的影响，单级放大电路频率特性的计算及波特图的画法，频率失真、增益带宽积和多级放大电路的频率响应；6.放大器中反馈的概念、反馈类型及其性质、反馈的判别，反馈对放大电路性能的影响，反馈电路的计算，特别是深度负反馈电路的判别和计算，负反馈电路的自激条件；7.运算放大器的电路分析、运放的开环运用和闭环运用的特点，虚短（地）和虚断、运放的性能参数、负反馈接法的运放的直流计算；8.运放电路组成的运算电路（加、减、积分、微分、对数的工作原理及分析计算，有源滤波电路的分析方法和设计方法；9.正弦波振荡器的起振条件及其判别，RC、LC正弦振荡电路的工作原理和振荡频率的计算，非正弦波产生电路的组成及工作原理；10.功率放大电路的特殊问题及设计原则，典型功率放大单元电路（包括甲类、乙类、OCL电路）的工作原理和指标计算；11.直流稳压电源的组成及各部分的作用，直流电源中整流电路、滤波电路、稳压电路的组成、工作原理和相关计算。
(二)、数字电子技术1.数字逻辑基础（1）数制和码制；二进制数和十进制数、八进制数、十六进制数的相互转换；（2）三种基本逻辑运算、几种复合逻辑运算；（3）逻辑函数的表示方法：函数式、真值表、逻辑电路图、卡诺图、波形图；表示法的相互转换；逻辑函数的基本定律及逻辑函数的代数法化简和变换；卡诺图的化简方法；2.基本门电的结构及其工作原理（二极管的简单与、或、非门，TTL门电路的静态特性和动态特性，CMOS门电路静态特性和动态特性等。
时序逻辑电路设计
时序电路设计又称时序电路综合，它是时序电路分析的逆过程，即依据给定的规律功能要求，选择适当的规律器件，设计出符合要求的时序规律电路，对时序电路的设计除了设计方法的问题还应留意时序协作的问题。
时序规律电路可用触发器及门电路设计，也可用时序的中规模的集成器件构成，以下我们分别介绍它们的设计步骤。
1.用SSI器件设计时序规律电路
用触发器及门电路设计时序规律电路的一般步骤如图所示。
（1）由给定的规律功能求出原始状态图：首先分析给定的规律功能，从而求出对应的状态转换图。
这种直接由要求实现的规律功能求得的状态转换图叫做原始状态图。
（2）状态化简：依据给定要求得到的原始状态图很可能包含有多余的状态，需要进行状态化简或状态合并。
状态化简是建立在状态等价这个概念的基础上的。
（3）状态编码、并画出编码形式的状态图及状态表：在得到简化的状态图后，要对每一个状态指定1个二进制代码，这就是状态编码（或称状态安排）。
（4）选择触发器的类型及个数：
（5）求电路的输出方程及各触发器的驱动方程：依据编码后的状态表及触发器的驱动表可求得电路的输出方程和各触发器的驱动方程。
（6）画规律电路，并检查自启动力量。
2.用MSI中规模时序规律器件构成时序规律电路
用中规模时序规律器件构成的时序功能电路主要是指用集成计数器构成任意进制计数器。
构成任意进制计数器的方法有两种：一种是置数法，另一种是归零法。
cp A2B2C2D2E2F2G2数字电路与逻辑设计基础实验实 验 五：MSI 时序逻辑器件应用（一）实验目的1、掌握MSI 时序器件74LS160、74LS194的逻辑功能和使用方法2、掌掌握MSI 时序逻辑电路的分析方法（二）预习要求复习时序逻辑电路的分析和设计、常用集成时序逻辑器件及应用的相关知识（三）实验器材（1）直流稳压电源、数字逻辑电路实验箱、万用表、示波器（2）74LS00、74LS48、74LS160、74LS194（四）实验内容和步骤2、同步十进制计数器与74LS161类似，MSI 同步十进制计数器74LS160可以实现74LS161几乎所有的逻辑功能。
两者之间不同的仅在于：74LS161是二进制计数，而74LS160是十进制（BCD 码）计数。
其他诸如预置数、异步清零、计数保持等功能完全相同。
关于74LS161详细的逻辑功能请参与相关资料。
用74LS160和74LS48芯片建立如图所示的实验电路（74LS160引脚编号旁边标注的是对应引脚的逻辑名称之别名）。
计数器的时钟脉冲输入端CP 接单脉冲，进位输出端O c 、计数输出端Q 、D Q 、C Q B 、Q A 各接一个LED ，并且最好按照从左到右的顺序排列。
让74LS160从0000 A B C D Q Q Q Q (十进制数“0”)开始工作，按动单脉冲按钮逐个送入计数脉冲。
每送入一个脉冲就记下相应的时钟脉冲计数以及输出端A B C D C Q Q Q Q O 、、、、的状态变化和数码管显示出的数字。
送入第十个脉冲时，状态转移图：波形图：CPQ DQC Q BQ A。
数电实验报告实验二利用MSI设计组合逻辑电路一、实验目的1. 学习MSI(Medium Scale Integration，即中规模集成电路)的基本概念和应用。
2.掌握使用MSI设计和实现组合逻辑电路的方法。
3.了解MSI的类型、特点及其在实际电路设计中的作用。
二、实验设备与器件1.实验设备：示波器、信号发生器、万用表。
2.实验器件：组合逻辑集成电路74LS151三、实验原理1.MSI的概念MSI是Medium Scale Integration的简称，指的是中规模集成电路。
MSI由几十个至几千个门电路组成，功能比SSI（Small Scale Integration，即小规模集成电路）更为复杂，但比LSI（Large Scale Integration，即大规模集成电路）简单。
2.74LS151介绍74LS151是一种常用的组合逻辑集成电路之一，具有8个输入端和1个输出端。
其功能是从八个输入信号中选择一个作为输出。
利用该器件可以轻松实现数据选择器、多路选择器等功能。
四、实验内容本实验的任务是利用74LS151设计一个简单的多路选择器电路。
具体实验步骤如下：1.将74LS151插入实验板中，注意引脚的正确连接。
2.将信号发生器的输出接入到74LS151的A、B、C三个输入端中，分别作为输入0、输入1、输入2、将示波器的探头分别接到74LS151的输出端Y，记录下不同输入情况下Y的输出情况。
3.分别将信号发生器的输出接入74LS151的D0、D1、D2、D3、D4、D5、D6、D7八个输入端，接通电源，记录下不同输入情况下Y的输出情况。
4.通过以上实验数据，绘制74LS151的真值表。
五、实验结果与数据处理根据实验步骤所述，我们完成了实验，并得到了以下数据：输入0：0000001111001111输入1：1111110010100101输入2：1010101001010101根据这些数据，我们可以绘制74LS151的真值表如下：输入0，输入1，输入2，输出Y--------，--------，--------，--------0，0，0，00，0，1，10，1，0，00，1，1，11，0，0，11，0，1，01，1，0，11，1，1，1六、实验总结通过本次实验，我们学习了MSI的基本概念和应用，初步掌握了使用MSI设计和实现组合逻辑电路的方法。
电子设计中的时序逻辑设计时序逻辑设计是电子设计中非常重要的一个部分，它主要涉及到在数字电路中对信号的时序进行控制和调整，以确保电路能够按照预定的顺序正确地工作。
在电子设备中，时序逻辑设计直接影响着整个系统的性能、稳定性和功耗等方面。
首先，时序逻辑设计需要考虑时钟信号的控制。
时钟信号是数字系统中非常关键的一个信号，它提供了同步的时序参考，确保各个部分能够同时工作。
在时序逻辑设计中，需要合理地设置时钟信号的频率、相位和占空比等参数，以保证整个系统的稳定性和可靠性。
其次，时序逻辑设计还涉及到时钟域的概念。
数字系统中的不同部分可能工作在不同的时钟频率下，这就涉及到时钟域之间的数据传输和同步。
在时序逻辑设计中，需要考虑时钟域之间的同步问题，采取合适的方法来确保数据的正确传输和处理。
此外，时序逻辑设计还需要考虑信号的延迟和时序约束。
在数字系统中，信号的传输会存在一定的延迟，这可能会导致时序不一致的问题。
因此，在时序逻辑设计中，需要对信号的延迟进行分析和优化，以满足系统的时序约束要求，确保数据的正确性和稳定性。
在实际的时序逻辑设计中，通常会采用时序分析工具来辅助设计。
时序分析工具可以帮助设计工程师对时序逻辑进行建模和仿真，提前发现潜在的时序问题，并进行相应的优化。
通过时序分析工具，可以有效地提高设计的可靠性和稳定性。
总的来说，时序逻辑设计在电子设计中具有非常重要的地位，它直接影响着数字系统的性能和稳定性。
设计工程师需要充分理解时序逻辑设计的原理和方法，合理地设计时钟信号控制、时钟域同步和信号延迟等，以确保系统能够按照预期的时序要求正确地工作。
通过良好的时序逻辑设计，可以提高数字系统的性能和可靠性，满足不同应用领域的需求。
电子设计中的时序电路设计
时序电路是电子设计中非常重要的一部分，它用于控制信号在电子系统中的时
序和顺序。
时序电路的设计涉及到时钟信号的分配、同步和延迟等方面，是确保整个系统正常工作的关键因素。
在进行时序电路设计时，首先需要明确系统的时钟信号源以及时钟频率。
时钟
信号是整个系统中的主导信号，它决定了数据的传输速度和时序关系。
因此，在设计时需要保证时钟信号的稳定性和准确性，避免产生时序偏差和时序冲突。
另外，在时序电路设计中，时序分析是必不可少的一步。
时序分析可以帮助设
计人员理清系统中各模块之间的时序关系，确定数据传输的路径和时序要求。
通过时序分析，可以发现潜在的时序问题，并及时进行调整和优化，确保系统的可靠性和稳定性。
此外，在时序电路设计中，还需要考虑时序同步和时序延迟的问题。
时序同步
是指保证不同模块之间的时序一致性，避免数据传输过程中出现时序不匹配的情况。
而时序延迟则关系到数据在不同模块之间的传输速度和时序关系，需要设计合适的延迟电路来保证数据的正确接收和传输。
总的来说，时序电路设计是电子设计中至关重要的一环，它直接关系到整个系
统的性能和稳定性。
设计人员需要充分理解时序电路的原理和设计要求，合理规划时序分配和时序关系，通过时序分析和验证确保系统的正常工作。
只有做好时序电路设计，才能保证整个电子系统的可靠性和性能优化。
实验三利用MSI设计组合逻辑电路实验报告13计科一班133490** 一、实验目的：1．熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使用方法。
2．掌握用MSI设计的组合逻辑电路的方法。
二、实验仪器及器件：1．数字电路实验箱、数字万用表、示波器。
2．器件：74LS00X1,74LS197X1,74LS138X1,74LS151X1三、实验预习：1. 仔细阅读实验原理，有疑问处做好记号，查阅相关资料2. 列真值表推导设计出实验内容中电路的实现四、实验原理：详细内容参见实验课本P11 – P14五、实验内容：1、用八选一数据选择器151设计一个函数发生器电路它的功能如表（四）所示。
待静态测试检查电路工作正常后，进行动态测试。
将74LS197连接成十六进制作为电路的输入信号源，用示波器观察并记录CP.、S1、S0、A、B、Y的波形。
表(四)函数发生器功能表设计过程：1.2.数据选择器151的输出Y′的表达式为：Y’= A2’A1’A0’D0 + A2’A1’A0D1 + A2’A1A0’D2 + A2’A1A0D3 + A2A1’A0’D4 + A2A1’A0D5 +A2A1A0’D6 + A2A1A0D7而由真值表可以导出Y的表达式为：Y = S1’S0’A’*0 +S1’S0’AB + S1’S0A’B + S1’S0A*1 + S1S0’A’B + S1S0’AB’ + S1S0A’*1 + S1S0A*0 令A2 = S1，A1 = S0，A0 = A, 即可得到：D0 = D7 = 0;D1 = D2 = D4 = B;D3 = D6 = 1;D5 = B’.将74LS197链接成十六进制作为电路的输入信号源后，令S1，S0，A，B分别接入QD，QC,QB,QA的信号。
逻辑图如下：实验过程：静态测试检查表示电路正常工作。
实验记录的波形对比如下。
a.CP&S1由图可知CP的频率为S1的16倍，符合真值表所显示的变化b.S0&S1由图可知S0的频率为S1的两倍，且S1在S0的下沿发生跳变，符合真值表显示的变化c.A&S1由图可知，A的频率为S1的4倍，符合真值表显示的变化d.B&S1由图可知，B的频率为S1的8倍，符合真值表显示的变化e.Y&s1由图可知，Y符合真值表所显示的变化。
实验二利用MSI设计组合逻辑电路一、实验目的1、熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使用方法。
2、掌握用MSI设计的组合逻辑电路的方法。
二、实验仪器1、数字电路实验箱、数字万用表、示波器2、虚拟器件：74LS00，74LS197，74LS138，74LS151三、实验原理中规模的器件，如译码器、数据选择器等，它们本身是为实现某种逻辑功能而设计的，但由于它们的一些特点，我们也可以用它们来实现任意逻辑函数。
1、用译码器实现组合逻辑电路译码器试讲每个输入的二进制代码译成对应的输出高、低电平信号，如图所示。
图（一）3线-8线译码器74LS138当附加控制门Gs的输出为高电平（S=1）时，可由逻辑图写出逻辑表达式如下所示。
从上式看出，70Y -Y 同时又是012S S S 、、这三个变量的全部最小项的译码输出。
所以这种译码器也叫最小项译码器。
如果将012S S S 、、当做逻辑函数的输入变量，则可利用附加的门电路将这些最小项适当的组合起来，便可产生任何形式的三变量组合逻辑函数。
例如可以用3线-8线译码器74LS138实现全加器。
列出真值表（表1），其中A 、B 是加数与被加数，是低位向本位的进位，S 为本位和，位是本位向高位的进位。
表1 全加器真值表 ABCnSCn+10 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 111由真值表可得全加器的最小项之和表达式。
7·4·2·1m m m m Cn B A Cn B A Cn B A S =++=令74LS138的输入S2=A ，S1=B ，S0=Cn ，在器输出端附加两个与非门，按上述全加器的逻辑函数表达式连接，计科实现全加器功能。
如图2所示。
图（二） 74LS138实现全加器逻辑图2、用数据选择器实验组合逻辑电路76531···1Cn m m m m ABC C AB C B A BC A n n n n =+++=++数据选择器的功能是从一组输入数据中选出某一个信号输出，或称为多路开关。
